陶瓷材料的自動(dòng)化測(cè)試如何實(shí)現(xiàn)？作為一名在電子信息工程專業(yè)有著近10年教齡的老師，我來(lái)回答下這個(gè)提問(wèn)。去年在教研工作中我遇到了一個(gè)問(wèn)題，那就是陶瓷樣品材料的測(cè)試，在我上學(xué)和教學(xué)初期，陶 ...

​廣東單位招聘中高級(jí)電子，通信工程師職稱證，地區(qū)不限，能網(wǎng)查最好，證書用于資質(zhì)辦理,價(jià)格美麗，歡迎有閑置證書的朋友聯(lián)系 陳工 132-4231-4463-微同

請(qǐng)問(wèn)verilog中定義reg寄存器類型，有最大位寬限制嗎？

我ISE的工程 生成了TESTBENCH文件 用modelsim仿真的時(shí)候 只能出來(lái)一個(gè)周期 不知道是代碼的問(wèn)題還是設(shè)置的問(wèn)題 下面附上工程代碼和tb代碼 library ieee; use ieee.std_logic_1164.all; entit ...

載波相位定位是怎么回事？有大牛能解釋解釋嗎？

FPGA內(nèi)部常用IP核有哪些？

應(yīng)用： 板子上帶個(gè)攝像頭，獲取的視頻信號(hào)要通過(guò)藍(lán)牙模塊發(fā)送出去，整個(gè)過(guò)程控制在1.5秒以內(nèi)，板子質(zhì)量無(wú)要求，功能能實(shí)現(xiàn)就行。

各位前輩，我有一個(gè)verilog代碼，是實(shí)現(xiàn)在觸發(fā)信號(hào)triggle_rising（檢測(cè)triggle的上升沿）有效的時(shí)候，F(xiàn)PGA控制adc工作然后采集完1000個(gè)數(shù)據(jù)的時(shí)候，把數(shù)據(jù)存儲(chǔ)在RAM中，然后通過(guò)RAM把數(shù)據(jù)傳到 ...

怎樣將電腦上的一副圖片傳到FPGA里面，再將FPGA里面的圖片顯示到一個(gè)獨(dú)立的顯示器

剛開(kāi)始接觸開(kāi)發(fā)板，不知道怎么樣去選擇開(kāi)發(fā)板的好壞？

最近想利用VC707開(kāi)發(fā)板和PC之間進(jìn)行網(wǎng)絡(luò)通信，不知道選取什么方案合適 是利用microblaze和lwip進(jìn)行開(kāi)發(fā)呢 還是直接調(diào)用IPcore進(jìn)行開(kāi)發(fā)，有利用VC707進(jìn)行過(guò)這樣的網(wǎng)絡(luò)開(kāi)發(fā)的前輩么？請(qǐng)指點(diǎn)，晚輩 ...