大家好，本人一所211學(xué)校微電子專業(yè)大三學(xué)生，開學(xué)大四就要找工作了，想從事FPGA方面工作，趁這兩三個月想好好準(zhǔn)備下。我本科成績還過得去，基本班級前10，但沒什么項(xiàng)目經(jīng)驗(yàn)……自己上網(wǎng)查了一 ...
我想用fftip核寫頻譜儀，想知道ip核中不同長度的浮點(diǎn)數(shù)據(jù)的存儲結(jié)構(gòu)，比如說18位浮點(diǎn)數(shù)據(jù)哪幾位是符號位，哪幾位是指數(shù)為，哪幾位是小數(shù)位，有什么規(guī)律可循么？
三段式狀態(tài)機(jī) ，一般是怎么分的。
always @（posedge clk or negedge rst）
if (!rst)
sate
2012年07月26日 23:21
在用verilog寫三段式代碼時，其中一個組合邏輯短路用來控制狀態(tài)機(jī)的輸出。每個狀態(tài)都要對輸出信號賦值，是為了防止生成鎖存器。如果我已經(jīng)在每個狀態(tài)中，都把輸出信號賦值了，那這些信號是不是 ...
2012年07月26日 23:12
在寫RTL代碼時，要盡量避免鎖存器嗎？做芯片和FPGA有區(qū)別嗎？
有人說做ASIC的話，可以多用鎖存器。如果是用FPGA的話，盡量避免鎖存器。對嗎？為什么��？
2012年07月26日 22:53
怎么在datasheet中沒有搜索到。
2012年07月22日 18:37
always @(posedge clk or negedge RSTn)
begin
....
if(counter
2012年07月19日 21:57
我在編寫FFT內(nèi)核的時候在大循環(huán)里總是出現(xiàn)下面的錯誤
Error (10119): Verilog HDL Loop Statement error at Test.v(72): loop with non-constant loop condition must terminate within 250 it ...
編譯的時候出現(xiàn)
Error: Node "CLK" of type Register cell has no legal location
Error: Can't fit design in device
這兩個錯誤...我用的開發(fā)板芯片是EP2C8Q208C...產(chǎn)生這兩個錯誤的原因是 ...
初學(xué)CPLD，編個接收1553B數(shù)據(jù)的小程序。前面綜合，翻譯都通過了，就是到映射過不去，編譯的結(jié)果總是報(bào)同樣的錯誤，如下：Mapping a total of 236 equation into 16 function blocks
Error:CPLD ...
2012年07月12日 22:31
選擇Tools/Pramgrammer進(jìn)入器件配置對話框后選擇Hardware setup, currently selected hardware: ByteBlaster II[LPTI] 然后單擊Add Hardware 出現(xiàn)的對話框顯示的信息是:
Hardware tye :Eth ...
2012年07月04日 15:42
JTAG接口的4腳VCC到底是該接幾伏呢?下載程序時下不進(jìn)去,出現(xiàn)錯誤:can't access JTAG chain,接線這些都沒錯,就是VCC我加的是5V
2012年06月29日 15:03
