Quartus II編譯出現(xiàn)錯誤can't fit 35 registers in device請問是不是程序太大了的問題
我正在用CPLD設(shè)計一個計時計數(shù)模塊:按下reset清零,按一下start開始計時,按一下stop停止計時把結(jié)果傳給單片機,現(xiàn)在就是控制不了stop,就是仿真時start為高電平1時計數(shù)器工作,為0時停止計數(shù),stop控 ...
FPGA和EEPROM能直接相連嗎？
xilinx v5 和AT24C02怎么連？
SCL和SDA該怎么連到FPGA上？
是不是只要IO口就可以？
2012年06月05日 20:52
module f(...,S_out);
...
output S_out;
...
reg S_out;
endmodule
module top(...);
reg S_out;//S_out不是輸入輸出口
f U1(..,.S_out(S_out));
always @()
begin
...
So ...
如何學(xué)好ＦＰＧＡ？應(yīng)該看哪些比較好的教材？求高手指點。。。。
2012年05月26日 13:53
我嘗試了IP內(nèi)核中的Math Functions--dividers， 里面有2個IP核，我都試過了，仿真的時候輸出總是高阻狀態(tài)。
我使用的是Xilinx V2PRO， ISE10.1， Verilog語言，采用自帶的ISE Simulator仿真器
...
拜求大神看看這段代碼，我都快眼花了，就是看不明白到底是干什么的？請告訴我具體功能及架構(gòu)（原理圖）怎么測試功能？
具體原理、架構(gòu)不是很清楚，希望能有大神幫忙指點，最好給出架構(gòu)圖
我是剛開始學(xué)FPGA，現(xiàn)在對其verilog語言還不是很懂。下面題目：設(shè)計一個十進制的加法計數(shù)器，功能包含復(fù)位信號，置位信號，每個時鐘的正跳變沿計數(shù)器加一。計數(shù)0-99即可。請幫忙給個參考的程序 ...
小弟初學(xué)FPGA，現(xiàn)在要做一個DDS信號源。根據(jù)DDS的原理，頻率分辨率是fs的1/（2的N次方）。但是現(xiàn)在一般沒有一個fs是一個2的N次方Hz的頻率。我想做一個頻率分辨率是1Hz的信號源，以方便我的頻率 ...
有沒有公司或個人已經(jīng)對ccsds標(biāo)準(zhǔn)下的LDPC碼的編碼和譯碼研發(fā)出來了？最近工程應(yīng)用時間比較緊，緊急求購，，，，聯(lián)系qq：124920754
學(xué)習(xí)FPGA，需要做PCIE的接口配置，請問誰懂這方面的或有這方面資料的，給支持一下，謝謝！
2012年04月16日 09:48
