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[提問(wèn)] 關(guān)于verilog的一些問(wèn)題

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樓主
發(fā)表于 2010-12-2 10:59:43 | 只看該作者 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
關(guān)鍵詞: verilog
問(wèn)題一:control_interface control1 (
                .CLK(CLK),
                .RESET_N(RESET_N),
                .CMD(CMD),
                .ADDR(mADDR),
                .REF_ACK(ref_ack),
                .CM_ACK(cm_ack),
                .NOP(nop),
                .READA(reada),
                .WRITEA(writea),
                .REFRESH(refresh),
                .PRECHARGE(precharge),
                .LOAD_MODE(load_mode),
                .SADDR(saddr),
                .REF_REQ(ref_req),
    .INIT_REQ(init_req),
                .CMD_ACK(CMDACK)
                ); 這段程序里的 .REF_REQ(ref_req),這種寫(xiě)法是什么意思?程序后面也沒(méi)設(shè)置端口屬性。問(wèn)題二:reg   [`DSIZE/8-1:0]          DQM;   這句是把DQM定義為reg型, 后面定義位數(shù)的時(shí)候里面的DSIZE前面的 “  '   ”是什么意思?
沙發(fā)
發(fā)表于 2010-12-2 11:52:54 | 只看該作者
第一個(gè)問(wèn)題是模塊的引用。用于傳遞兩個(gè)模塊之間的輸入,輸出信號(hào)。第二個(gè)問(wèn)題帶 “'”是一編譯預(yù)處理的宏定義,用法如下:
'define WORDSIZE 16

module
rge['WORDSIZE-1:0] data;   //等同于 reg[15:0] data;
板凳
發(fā)表于 2010-12-10 16:58:03 | 只看該作者
二樓正解
地板
 樓主| 發(fā)表于 2010-12-21 02:59:16 | 只看該作者
回復(fù)2樓Armoric


謝謝~~~
地下室
發(fā)表于 2010-12-23 19:22:06 | 只看該作者
剛開(kāi)始學(xué),路過(guò),支持一下
6
發(fā)表于 2011-1-10 22:44:21 | 只看該作者
支持 力挺阿
7
發(fā)表于 2011-1-15 17:31:03 | 只看該作者
二樓 很給力
8
發(fā)表于 2011-1-23 10:01:37 | 只看該作者
9
發(fā)表于 2011-1-30 23:08:05 | 只看該作者
學(xué)習(xí)
10
發(fā)表于 2011-2-11 00:35:56 | 只看該作者
二樓,說(shuō)的正確,給力,挺好!
11
發(fā)表于 2011-2-16 11:13:24 | 只看該作者
路過(guò),學(xué)了一下
12
發(fā)表于 2011-2-18 09:33:05 | 只看該作者
學(xué)習(xí)了一下,謝了
13
發(fā)表于 2011-2-23 12:22:04 | 只看該作者
14
發(fā)表于 2011-2-23 20:30:12 | 只看該作者
二樓很給力
15
發(fā)表于 2011-2-25 12:19:21 | 只看該作者
2樓的答案是正確的
16
發(fā)表于 2011-2-26 21:35:38 | 只看該作者
恩恩 學(xué)習(xí)了
17
發(fā)表于 2011-4-8 21:52:54 | 只看該作者
學(xué)習(xí)
18
發(fā)表于 2011-4-15 10:49:53 | 只看該作者
學(xué)習(xí)

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