明德?lián)P點(diǎn)撥FPGA高手進(jìn)階 第五章 verilog快速掌握 5.3模塊概念

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5.3.1 模塊概念
模塊（module）是verilog最基本的概念，是v設(shè)計(jì)中的基本單元，每個(gè)v設(shè)計(jì)的系統(tǒng)中都由若干module組成。
1、模塊在語言形式上是以關(guān)鍵詞module開始，以關(guān)鍵詞endmodule結(jié)束的一段程序。
2、模塊的實(shí)際意義是代表硬件電路上的邏輯實(shí)體。
3、每個(gè)模塊都實(shí)現(xiàn)特定的功能。
4、模塊之間是并行運(yùn)行的。
5、模塊是分層的，高層模塊通過例化、連接低層模塊的實(shí)例來實(shí)現(xiàn)復(fù)雜的功能。
7、各模塊連接完成整個(gè)系統(tǒng)需要一個(gè)頂層模塊（top-module）。
5.3.2 模塊結(jié)構(gòu)
module <模塊名>（<端口列表>）；
<參數(shù)聲明>
<端口聲明>
<定義>
<模塊條目>
endmodule
其中：
1.        <模塊名>
模塊名是模塊唯一的標(biāo)識(shí)符。
2.        <端口列表>
端口列表是輸入、輸出和雙向端口的列表，這些端口用來與其他模塊進(jìn)行連接。這里只需要列出信號(hào)名，不需要指出端口方向和位寬。


上面代碼，指出了模塊名是mul_module，同時(shí)該模塊的接口有clk，rst_n，mul_a，mul_b和mul_result。
3.        <參數(shù)聲明>
用parameter定義參數(shù)，例如位寬、長(zhǎng)度、狀態(tài)機(jī)命名等參數(shù)。

4.        <端口聲明>
端口聲明指出端口方向和位寬。端口方向可以是輸入、輸出和雙向。

       上面代碼指出，clk，rst_n是輸入信號(hào)并且是1位位寬；mul_a是輸入信號(hào)并且是4位位寬；mul_b是輸入信號(hào)并且是3位位寬；mul_result是輸出信號(hào)并且是7位位寬。
5.        <定義>
定義是一段程序，用來指定數(shù)據(jù)對(duì)象的類型和位寬。類型一般為寄存器型、線型；

上面代碼指出，clk、rst_n、mul_a、mul_b都是wire型；mul_result_tmp和mul_result都是reg型。
至于是用reg型還是wire型，請(qǐng)看后面的reg和wire一節(jié)。
6.        <模塊條目>
模塊條目也是一段程序，將上面<定義>和<端口>組合起來，是說明這個(gè)模塊要做什么的語句。其形式如下：

FPGA電路一般分兩種：組合邏輯和時(shí)序邏輯。組合邏輯是不受時(shí)鐘影響，輸入變化輸出立刻變化的電路。時(shí)序邏輯是在時(shí)鐘邊沿變化（常用上升沿），只有在時(shí)鐘邊沿時(shí)，輸出才會(huì)根據(jù)輸入變化的電路。
關(guān)于組合邏輯詳細(xì)內(nèi)容，請(qǐng)看后面的組合邏輯一節(jié)。
關(guān)于時(shí)序邏輯詳細(xì)內(nèi)容，請(qǐng)看后面的時(shí)序邏輯一節(jié)。
提示：用GVIM打開.v文件后，輸入“Module”并回車，即可得到模塊的設(shè)計(jì)文件，非常方便。
5.3.3 reg和wire區(qū)別
設(shè)計(jì)代碼中所有的信號(hào)定義，只能用reg和wire兩種。
設(shè)計(jì)代碼中，如果是本模塊always產(chǎn)生的信號(hào)，都用reg；其他都用wire。
測(cè)試文件中，initial內(nèi)賦值的代碼也用reg。
注意：reg雖然是寄存器的縮寫，但用reg定義的信號(hào)不一定生成寄存器。既然這樣，就沒必要認(rèn)為reg是寄存器類型，就當(dāng)它是一個(gè)名稱。
練習(xí)1：eoc_cnt是用reg還是wire型

答案：很明顯，eoc_cnt由always產(chǎn)生的，因此用reg類型。
練習(xí)2：row1_data和row2_data是用reg還是wire型

答案：連接到例化模塊的輸出信號(hào)，都用wire型。
練習(xí)3：rdreq_cfg是用reg還是wire型

答案：雖然本always是組合邏輯電路，不會(huì)生成寄存器，但rdreq_cfg是always產(chǎn)生的，因此仍然是用reg型。
練習(xí)4：sdata是用reg還是wire型

答案：用assign產(chǎn)生的信號(hào)，都用wire型。
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