明德?lián)PFPGA設(shè)計(jì)模板分享(1)

chunfen26341612

FPGA工程師都知道，verilog代碼絕大部分都是always語句，結(jié)構(gòu)基本上都是一致的，為了減少重復(fù)性的工作，讓工程師專注于設(shè)計(jì)實(shí)現(xiàn)，明德?lián)P精心制作了常用模板，只要你安裝好明德?lián)P提供的GVIM，就能使用這些模板了。

1.時(shí)序邏輯的模板

在GVIM輸入“Shixu”并回車，如下圖所示

就能得到下面的時(shí)序邏輯的模板。

2.輸入“Shixu2”并回車

就能得到帶有2個(gè)if條件的時(shí)序邏輯代碼。

3.輸入“Shixu3”并回車

就能得到帶有3個(gè)if條件的時(shí)序邏輯代碼。

歡迎關(guān)注明德?lián)P公眾號(hào)“fpga520”，或群97925396，索取明德?lián)P模板�？谔�(hào)：多用模板，減少記憶，專注設(shè)計(jì)!