測(cè)試向量壓縮技術(shù)大幅度降低掃描測(cè)試成本

發(fā)布時(shí)間：2010-2-6 22:45 發(fā)布者：bakedham

關(guān)鍵詞：向量

隨著電子工藝技術(shù)的日新月異，現(xiàn)在的ASIC電路的規(guī)模越來越大，速度越來越快。動(dòng)輒上百萬門的電路使得測(cè)試成本在芯片總成本中占有越來越大的比重。如何在保持高測(cè)試質(zhì)量的同時(shí)降低測(cè)試成本逐漸成為ASIC 成功與否的指標(biāo)之一。

從ATPG的角度來看，降低測(cè)試成本有兩個(gè)主要方法： 1.降低測(cè)試向量總長(zhǎng)度；2.使用盡量低端的測(cè)試機(jī)臺(tái)完成測(cè)試任務(wù)。

本文將會(huì)就一個(gè)投片成功，通過質(zhì)量測(cè)試的芯片為例，分享使用Mentor/TestKompress來降低測(cè)試成本的方法。

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