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先學(xué)習(xí)基本的Verilog HDL或者VHDL 語言,能靈活使用Modelsim仿真,掌握基本的語法;
學(xué)習(xí)使用開發(fā)環(huán)境,如ISE 或者quartus.
熟悉xilinx 或者quartus的FPGA的硬件資源,如時(shí)鐘,BRAM等,理解其基本結(jié)構(gòu)。
編寫基本的簡單代碼,先綜合完全通過。
繼續(xù)編寫復(fù)雜一點(diǎn)的程序,綜合后的結(jié)構(gòu)是否和設(shè)計(jì)的一致,什么是優(yōu)先級的設(shè)計(jì),什么是并行設(shè)計(jì),什么情況下使用時(shí)序邏輯,什么使用組合邏輯,
能夠解決一些基本的,根據(jù)警告信息或者錯誤提示,進(jìn)行合理的更改,提出解決辦法。
時(shí)鐘同步,F(xiàn)IFO,DCM,各種基本的IPCORE;復(fù)雜的GTX,GTH等。
耐心閱讀供應(yīng)商的提供的各種英文原版文檔,這樣你能系統(tǒng)深入的理解各種情況,能夠使你思路清楚,遇到什么情況,是什么原因,知識上更加系統(tǒng);主要是耐心嚴(yán)謹(jǐn)?shù)拈喿x文檔和實(shí)踐相結(jié)合。 |
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