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Cadence Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)與Cadence光刻物理分析器可降低風(fēng)險(xiǎn)并縮短設(shè)計(jì)周期 Cadence設(shè)計(jì)系統(tǒng)公司宣布，設(shè)計(jì)服務(wù)公司創(chuàng)意電子（GUC）使用Cadence Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)（EDI）和Cadence光刻物理分析器成功完成20納米系統(tǒng)級(jí)芯片（SoC）測(cè)試芯片流片。雙方工程師通過(guò)緊密合作，運(yùn)用Cadence解決方案克服實(shí)施和可制造性設(shè)計(jì)（DFM）驗(yàn)證挑戰(zhàn)，并最終完成設(shè)計(jì)。 在開(kāi)發(fā)過(guò)程中，創(chuàng)意電子使用Cadence Encounter解決方案用于支持20納米布局布線流程所有的復(fù)雜步驟，包括雙圖形庫(kù)的制備、布局、時(shí)鐘樹(shù)綜合、保持固定、布線和布線后優(yōu)化。創(chuàng)意公司還使用Cadence Litho Physical Analyzer （ 光刻物理分析器）用于DFM驗(yàn)證，將20納米工藝變化的不確定性變成可預(yù)見(jiàn)影響從而有助于縮短設(shè)計(jì)周期。 “我們選擇Cadence作為這項(xiàng)開(kāi)發(fā)的合作伙伴是由于Cadence在高級(jí)節(jié)點(diǎn)方面具有被證實(shí)的經(jīng)驗(yàn)，” 創(chuàng)意電子設(shè)計(jì)方法部總監(jiān)曾凱文先生表示�！芭_(tái)積電工藝20納米SoC測(cè)試芯片的成功流片是雙方緊密合作和Cadence Encounter與DFM解決方案高性能表現(xiàn)的直接成果�！� “隨著客戶轉(zhuǎn)向20納米，他們正面臨新的挑戰(zhàn)，例如雙成形和工藝變化等都大大增加了風(fēng)險(xiǎn)，”Cadence Silicon Realization集團(tuán)研發(fā)高級(jí)副總裁徐季平博士表示。“Cadence已在實(shí)施和DFM驗(yàn)證工具方面解決了這些高級(jí)節(jié)點(diǎn)的挑戰(zhàn)。公司正與合作伙伴緊密協(xié)作來(lái)驗(yàn)證這些新流程以降低風(fēng)險(xiǎn)，使其更容易讓客戶胸有成竹轉(zhuǎn)向20納米制程節(jié)點(diǎn)。 |
