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4月22日，Cadence宣布推出其首款基于DDR5 MRDIMM Gen2（Multi-Rank DIMM）的內(nèi)存IP系統(tǒng)解決方案，支持高達12800MT/s的傳輸速率，較現(xiàn)行DDR5 JEDEC標(biāo)準(zhǔn)速率（6400MT/s）翻倍。該方案通過硬件與軟件協(xié)同創(chuàng)新，顯著提升數(shù)據(jù)中心與AI工作負載的內(nèi)存性能，為HPC（高性能計算）、云計算及AI訓(xùn)練等場景提供關(guān)鍵性技術(shù)突破。 此次發(fā)布的DDR5 MRDIMM Gen2 IP系統(tǒng)包含高性能控制器與PHY物理層，基于臺積電N3（3nm）制程打造，整合了美光1-gamma制程DRAM及瀾起科技第二代MRDIMM接口芯片。相比初代MRDIMM，Gen2版本的內(nèi)存帶寬提升135%，同時支持32Gb DDR5顆粒的高密度封裝，單模塊容量可達96GB（SK海力士近期已驗證同規(guī)格CXL兼容方案）。 核心創(chuàng)新點： 超高傳輸速率：12800MT/s創(chuàng)下DDR5 MRDIMM量產(chǎn)速率新紀(jì)錄，滿足AI模型訓(xùn)練與數(shù)據(jù)密集型應(yīng)用的實時需求。 低功耗架構(gòu)：通過芯片組間智能功耗分配（如RRG50120 MRCD功耗降低45%），實現(xiàn)性能與能效雙優(yōu)化。 彈性擴展支持：結(jié)合CXL 2.0協(xié)議，支持多模塊內(nèi)存池化，為超級計算機與云端服務(wù)器提供超過TB級虛擬內(nèi)存池。 多維度賦能：從芯片到系統(tǒng)的全棧協(xié)同 Cadence的解決方案覆蓋從芯片設(shè)計到系統(tǒng)集成的全鏈路優(yōu)化： 物理設(shè)計革新：RRG53220 PMIC芯片集成液冷優(yōu)化模塊，適配高功耗場景下的熱管理需求； 仿真加速工具鏈：Cerebrus AI驅(qū)動芯片設(shè)計平臺與Clarity 3D Solver電磁仿真工具協(xié)同，將仿真周期從數(shù)天壓縮至分鐘級； 生態(tài)兼容性：已與英特爾至強6處理器、NVIDIA GPU完成聯(lián)合驗證，確保與主流CPU和加速器的無縫對接。 應(yīng)用場景： AI訓(xùn)練：支持?jǐn)?shù)百TB級參數(shù)模型的高速吞吐，降低數(shù)據(jù)傳輸延遲； 科學(xué)計算：助力基因測序、氣象模擬等超算任務(wù)突破傳統(tǒng)內(nèi)存瓶頸； 云計算：通過內(nèi)存共享降低服務(wù)器TCO，提升虛擬機密度。 行業(yè)反響：內(nèi)存架構(gòu)的代際革新 瑞薩電子、美光等企業(yè)近期相繼推出12800MT/s MRDIMM芯片組（參見瑞薩2024年11月發(fā)布），而Cadence的IP方案首次將這一技術(shù)集成至完整系統(tǒng)層面。 市場分析指出： 性能壁壘突破：DDR5 MRDIMM Gen2的普及或?qū)⑼苿訑?shù)據(jù)中心從“內(nèi)存墻”邁向“算力自由”。 生態(tài)競爭升級：繼SK海力士CXL DRAM方案后，Cadence的入局加速內(nèi)存與互連技術(shù)的融合創(chuàng)新。 生態(tài)綁定深化：Cadence通過與臺積電、瀾起等企業(yè)的深度合作，構(gòu)建涵蓋芯片、IP、工具鏈的閉環(huán)生態(tài)。 未來展望：通往20000MT/s的演進之路 Cadence聯(lián)席CEO陳立武（Lip-Bu Tan）表示：“12800MT/s是DDR5 MRDIMM的重要里程碑，但我們的目標(biāo)不止于此。下一代17600MT/s MRDIMM研發(fā)已進入EDA工具驗證階段，預(yù)計2026年落地�！� 據(jù)Yole預(yù)測，到2028年，AI與HPC領(lǐng)域?qū)RDIMM的需求復(fù)合增長率將達67%，Cadence憑借IP與方案全棧能力，有望占據(jù)核心話語權(quán)。 |
