|
來源：Digi-Key 在設(shè)計服務(wù)器、存儲系統(tǒng)和網(wǎng)絡(luò)或嵌入式工業(yè)系統(tǒng)時，精確定時對于支持以太網(wǎng)和外設(shè)快速互連標準 (PCIe) 通信至關(guān)重要，并且可能會帶來挑戰(zhàn)。這不僅僅是要添加一條以太網(wǎng)或一條 PCIe 總線的問題。典型的設(shè)計可能包含多條總線，所有這些總線都需要最小抖動的精確定時支持。典型的系統(tǒng)需要混用不同的通信總線，這些總線在各種頻率下運行，最高可達 650 MHz。 因此，您需要盡可能少占用印刷電路板 (pc) 空間的解決方案。此外，以太網(wǎng)與 PCIe 的定時需求各異，這增加了設(shè)計難度。為了滿足這些需求，您可以使用緊湊型可編程時鐘發(fā)生器 IC，這類 IC 可以同時為以太網(wǎng)和 PCIe 總線提供多達 12 個參考時鐘。 這篇博客簡要介紹了以太網(wǎng)和 PCIe 總線的部分定時需求，然后展示了來自 Renesas 的緊湊型可編程時鐘發(fā)生器解決方案，該解決方案能同時滿足多條 PCIe 和以太網(wǎng)總線的需求。此外，博客中還介紹了可加速開發(fā)服務(wù)器、存儲系統(tǒng)和網(wǎng)絡(luò)或嵌入式工業(yè)系統(tǒng)中所用定時電路的評估板。 控制抖動和最大限度地減少 EMI PCIe 和以太網(wǎng)具有不同的用途。PCIe 應(yīng)用包括 PC 板上的芯片到芯片通信和擴展卡連接，而以太網(wǎng)則用于局域網(wǎng) (LAN)、存儲區(qū)域網(wǎng)絡(luò) (SAN) 和類似應(yīng)用。不同的操作環(huán)境對定時電路的需求各不相同。 抖動衰減在以太網(wǎng)網(wǎng)絡(luò)中至關(guān)重要。例如，在頻率高達 650 MHz 的高速以太網(wǎng)中，均方根 (RMS) 相位抖動的上限需為 150 fs，方可確保信號完整性、低傳播延遲，以及可預(yù)測的行為。 除了控制抖動外，PCIe 總線還受益于擴頻調(diào)制的使用，此功能可將抖動能量分散至更寬頻率，從而最大限度地減少電磁干擾 (EMI)�？刂� EMI 意味著對 PC 板的屏蔽要求降低，這可縮減系統(tǒng)成本并加快系統(tǒng)集成。Renesas VersaClock 發(fā)生器讓您可以控制擴頻調(diào)制量，以優(yōu)化特定應(yīng)用所需的成本性能權(quán)衡。 用更少空間做更多事 基于 Renesas VersaClock 發(fā)生器的集成定時解決方案有助于在更少的 PC 板空間內(nèi)做更多事。這種解決方案配備 8 個或 12 個獨立時鐘，并且具有以下特性（圖 1）： · 相位抖動：169 fs RMS（10 kHz-20 MHz，156.25 MHz） · PCIe Gen6 公共時鐘 (CC) 27 fs RMS · 支持 PCIe 單獨參考獨立擴頻 (SRIS) 和單獨參考無擴頻 (SRNS) 操作 · 1 kHz 到 650 MHz 低壓差分信號 (LVDS) 和低功耗高速電流導引邏輯 (LP-HCSL) 輸出 
圖 1：VersaClock 可編程時鐘發(fā)生器可支持多達 8 個時鐘（右側(cè)的“008A”列）或 12 個時鐘（“012A”列）。（圖片來源：Renesas） 采用 5 個獨立時鐘構(gòu)建定時解決方案的傳統(tǒng)方法需要一個共用晶體振蕩器電路（占用約 3 x 3 mm 的電路板空間），以及 4 個子振蕩器（每個約占用 5 x 3 mm 的空間）�；蛘�，您可以使用單個 VersaClock IC，如僅占據(jù) 5 x 5 mm 空間的 RC21008A。同樣的 IC 可以支持多達 8 個時鐘輸出，進一步減少了板空間、元器件數(shù)和成本。下方展示了 RC21008A 的關(guān)鍵特性，以及來自 VersaClock 7 系列的兩款其他 IC：RC21008AQ 和 RC21012A（表 1）。
表 1：VersaClock 7 系列中 3 個時鐘發(fā)生器的關(guān)鍵特性；“*”表示輸出可配置為差分或 LVCMOS。（表來源：Renesas） 衰減抖動 RC31008A、RC31008AQ 和 RC31012A 可編程抖動衰減器具有網(wǎng)絡(luò)同步功能，包括用于轉(zhuǎn)換器同步的 JEDEC JESD204B/C 接口，支持 AC 或 DC 耦合的單端或差分輸出，以及支持用于網(wǎng)絡(luò)同步的同步以太網(wǎng) (SyncE)。與 VersaClock 時鐘發(fā)生器 IC 類似，這些抖動衰減器提供 8 個或 12 個輸出，可以減少解決方案的尺寸和成本（表 2）。
表 2：VersaClock 7 系列中的抖動衰減器，“*”表示可配置為差分或 LVCMOS 的輸出數(shù)。（表數(shù)據(jù)：Renesas） 評估板 為了加速您的開發(fā)活動，Renesas 提供了一系列評估板 (EVB)，其中包括分別用于 8 輸出和 12 輸出時鐘發(fā)生器設(shè)計的 RC21008-EVB（圖 2）和 RC21012-EVB，以及分別用于 8 輸出和 12 輸出抖動衰減器的 RC31008-EVB 和 RC31012-EVB 評估板。這些評估板可以支持在合成器模式下生成時鐘，以符合 PCIe 標準并實現(xiàn)擴頻性能，它們還支持抖動衰減模式。在差分模式下，這些評估板支持的參考輸入頻率范圍為 1 kHz 到 650 MHz；在單端模式下則為 1 kHz 到 200 MHz。它們的典型功率耗散低于 1 W，抖動規(guī)格為： · 150 fs RMS 相位抖動（12kHz–20MHz，整數(shù)） · 200 fs RMS 相位抖動（12kHz–20MHz，分數(shù)）
圖 2：適用于 VersaClock 7 系列的 RC21008-EVB 等評估板支持開發(fā) 8 輸出解決方案。（圖片來源：Renesas） 結(jié)語 綜上所述，來自 Renesas 的 VersaClock 時鐘發(fā)生器和抖動衰減器可用于為各種數(shù)據(jù)處理和工業(yè)應(yīng)用中的 PCIe 和以太網(wǎng)總線開發(fā)高性能、低成本的緊湊型定時解決方案。為了幫助您啟動工作，廠家提供了評估板來加快開發(fā)進程并縮短上市所需時間。 |
