FPGA開(kāi)發(fā)疑問(wèn)

hedensen

新手問(wèn)個(gè)問(wèn)題：
     偶現(xiàn)在是學(xué)生，感覺(jué)直接用VHDL和Veriog寫(xiě)代碼好麻煩，如果要實(shí)現(xiàn)一些功能復(fù)雜的項(xiàng)目，感覺(jué)要費(fèi)很大時(shí)間。剛看了System Generator，可以直接搭模塊然后轉(zhuǎn)換硬件語(yǔ)言，貌似簡(jiǎn)單好多。想問(wèn)外面公司，一般是怎么實(shí)現(xiàn)結(jié)構(gòu)化模塊設(shè)計(jì)的啊，也是一點(diǎn)點(diǎn)敲代碼么，有用System Generator直接設(shè)計(jì)產(chǎn)品的么

freeboy898

System Generator,沒(méi)用過(guò)，等高手指點(diǎn)一下...

asyou

部分通用的東西用IP，其它的自己寫(xiě)！

我與阿Q同鄉(xiāng)

是啊，通用的東西用IP，其他的用verilog寫(xiě)

braveboys

可以選擇現(xiàn)有的IP core