邏輯信號的長延時電路

發(fā)布時間：2011-5-20 10:44 發(fā)布者：circuit_share

如果想要使串行輸入邏輯信號Vt延時輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計(jì)數(shù)器，二者采用同一時鐘信號CP。在時鐘信號前半周期內(nèi)，計(jì)數(shù)器內(nèi)容加1，其輸出作為讀出數(shù)據(jù)的地址。在時鐘信號后半周期內(nèi)，新的輸入內(nèi)容Vf寫入到同一單元，此信號須經(jīng)過td=2n 1Tcp時間才被讀出，此處Tcp為時鐘信號周期。

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