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新思科技（Synopsys）宣布其數(shù)字和定制設計平臺通過了TSMC最先進的5nm EUV工藝技術認證。該認證是多年廣泛合作的結果，旨在提供更優(yōu)化的設計解決方案，加快下一代設計的發(fā)展進程。 Design Compiler Graphical綜合工具經(jīng)過了嚴格的5nm啟用驗證，并證明了與IC Compiler II布局布線工具在時序、面積、功耗和布線擁塞方面的相關一致性。Design Compiler Graphical 5nm創(chuàng)新技術可以實現(xiàn)最佳性能、最低功耗和最優(yōu)面積，這些新技術包括過孔支柱優(yōu)化、多位庫和引腳接入優(yōu)化。 IC Compiler II的增強功能是滿足設計密度要求的關鍵。在優(yōu)化過程中可內在地處理復雜的、多變量以及二維的單元布局，同時最大限度提高下游可布線性以及整體的設計收斂。 新思科技PrimeTime時序分析和signoff解決方案中的POCV分析已得到增強，能夠準確地捕獲由于工藝縮放和通常用于實現(xiàn)能源效率而采用的低電壓操作導致的非線性變化。此外，PrimeTime物理感知ECO已擴展到能夠支持更復雜的版圖規(guī)則，以改善擁塞、布局和引腳接入感知。 TSMC設計基礎設施市場部資深總監(jiān)Suk Lee表示，“5nm EUV技術是TSMC的核心里程碑，在提供業(yè)界最佳的工藝技術方面繼續(xù)擴大了我們在更廣泛行業(yè)中的領先地位。我們一直保持與新思科技的密切合作，簡化設計流程并縮短上市時間，以幫助我們的共同用戶在這一新的工藝節(jié)點上使用新思科技設計平臺。此次合作最大程度地使該工藝在高性能計算和超低功耗移動應用上得以發(fā)揮優(yōu)勢。我們期待為下一代工藝節(jié)點繼續(xù)合作�！� 新思科技芯片設計事業(yè)部營銷與商務開發(fā)副總裁Michael Jackson表示，“我們始終保持與TSMC廣泛合作，幫助我們的共同用戶在新思科技設計平臺上充分利用TSMC 5nm工藝技術的優(yōu)勢，從而加快世界領先的高密度芯片從設計到生產(chǎn)的過程，實現(xiàn)最低功耗、最佳性能和最優(yōu)面積。” 新思科技設計平臺相關技術文件、庫和寄生參數(shù)數(shù)據(jù)可以從TSMC獲得，并用于5nm工藝技術。通過TSMC 5nm FinFET工藝認證的新思科技設計平臺的關鍵工具和功能包括：
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