基于Verilog FPGA 流水燈設(shè)計(jì)_流水燈源碼_明德?lián)P資料

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工程說(shuō)明

在本案例中，使用常用的verilog語(yǔ)言完成該程序，設(shè)計(jì)并控制8個(gè)燈的花式或循環(huán)點(diǎn)亮；即上電后，實(shí)現(xiàn)左移和右移交替的流水燈。

案例補(bǔ)充說(shuō)明

在FPGA電路設(shè)計(jì)中，盡管流水燈的設(shè)計(jì)屬于比較簡(jiǎn)單的入門(mén)級(jí)應(yīng)用，但是其運(yùn)用到的方法，是FPGA設(shè)計(jì)中最核心和最常用部分之一，是FPGA設(shè)計(jì)必須牢固掌握的基礎(chǔ)知識(shí)。從這一步開(kāi)始，形成良好的設(shè)計(jì)習(xí)慣，寫(xiě)出整潔簡(jiǎn)潔的代碼，對(duì)于FPGA設(shè)計(jì)師來(lái)說(shuō)至關(guān)重要。


代碼文檔說(shuō)明
至簡(jiǎn)設(shè)計(jì)法--流水燈.rar (98.54 KB)

2017-8-2 16:55 上傳

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