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作者： Antonio R. Sumagpang Jr. Francis Ann B. Llana Ernani D. Padilla 意法半導體卡蘭巴工廠封裝制造部 摘要 本文探討一套解決芯片單元級電測試過程電源電流失效問題的方法。當采用QFN-MR(四邊扁平無引線–多排引腳封裝)的BiCMOS (雙極互補金屬氧化物半導體)芯片進入量產(chǎn)預(yù)備期時，電源電流失效是一個進退維谷的制造難題。 本文介紹了數(shù)種不同的失效分析方法，例如，數(shù)據(jù)分析、實驗設(shè)計(DOE)、流程圖分析、統(tǒng)計輔助分析和標桿分析，這些分析方法對確定問題的根源有很大的幫助，然后使用統(tǒng)計工程工具逐步濾除可變因素。 本項目找到了電流失效問題的根源，并采用了相應(yīng)的解決措施，使電源電流失效發(fā)生率大幅降低，與主要競爭對手旗鼓相當。最終，這個項目只通過優(yōu)化公司內(nèi)部資源，就提高了封裝測試總體良率，而沒有增加額外制造成本。 這些改進措施還提高了產(chǎn)品質(zhì)量，降低了客戶投訴質(zhì)量問題的風險。在全部解決措施落實到位后，隨著量產(chǎn)成功，該項目節(jié)省制造成本38.25萬美元。 下載全文： 
高成本效益的實用系統(tǒng)方法解決QFN-mr BiCMOS器件單元測試電源電流失效問題.pdf
(2.25 MB)
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