|
第I章：介紹 物理設(shè)計(jì)中，時(shí)序收斂一直是個(gè)問題，解決這個(gè)問題的方法多式多樣。本文將探討幾種可幫助盡早檢測到可能要在非常晚期設(shè)計(jì)階段才會(huì)出現(xiàn)的問題以及降低正常P&R階段TNS（負(fù)余量總和）的方法。這些方法以Magma Talus現(xiàn)有功能為基礎(chǔ)，但功能的使用有經(jīng)過進(jìn)一步擴(kuò)展或是重新考量。 第II章：繞障I/O密度地圖 隨著芯片規(guī)模的日益壯大，層次化設(shè)計(jì)正逐漸成為許多芯片設(shè)計(jì)的一種常用方法。在層次化設(shè)計(jì)中，最高層設(shè)計(jì)師（top level designer）會(huì)將整個(gè)芯片劃分為多個(gè)小塊。每個(gè)小塊作為一個(gè)獨(dú)立功能塊，將貫穿整個(gè)物理設(shè)計(jì)流程，最后再由最高層設(shè)計(jì)師將這些小塊集成為完整芯片。這樣一來，集成的時(shí)候塊邊界難免會(huì)有時(shí)序和布線問題。通常，這些問題的修復(fù)技術(shù)是要落實(shí)到功能塊上，將由塊設(shè)計(jì)師（block designers）應(yīng)用以進(jìn)行修復(fù)工作。 在一些案例中，功能塊設(shè)計(jì)師將發(fā)現(xiàn)很難在布線后晚期階段修復(fù)這些邊界問題，這會(huì)導(dǎo)致項(xiàng)目進(jìn)度大大延遲。 圖1是一例這種問題。在功能塊左上角有個(gè)大型宏，它占用了許多布線層，在其周圍區(qū)域造成了非常高的擁塞情況。圖中加亮線是貫穿這個(gè)區(qū)域的一條路徑，中間插入了幾個(gè)緩沖區(qū)。有幾點(diǎn)應(yīng)多加注意： 1.這條路徑是往下走的，因?yàn)樵诖笮秃甑谋泵鏇]有足夠空間用于緩沖區(qū)、沒有足夠?qū)к売糜诓季�。 2.線路中間部分由于高度擁塞布線而呈割階狀態(tài)。 3.很難這個(gè)宏旁邊找個(gè)位置插入新的緩沖區(qū)以修復(fù)轉(zhuǎn)換和建立違規(guī)。 圖1 上述第1點(diǎn)和第2 點(diǎn)是導(dǎo)致最高層時(shí)序差的罪魁禍?zhǔn)�，�?點(diǎn)則是導(dǎo)致這個(gè)問題難以修復(fù)的原因所在。布線后功能塊層中內(nèi)部狀態(tài)對(duì)于時(shí)序和布線來說還是很不錯(cuò)的；但當(dāng)最高層設(shè)計(jì)師開始修復(fù)這個(gè)時(shí)序問題后，插入了許多單元，布線也發(fā)生了很大變化，這些均使得內(nèi)部時(shí)序和布線變得更為糟糕且難以融合。 原因相當(dāng)簡單：沒有足夠資源可留給最高層設(shè)計(jì)師來修復(fù)這個(gè)時(shí)序問題。但如何才能讓塊設(shè)計(jì)師知道他需要在哪里保留資源和保留多少資源呢？功能塊設(shè)計(jì)后內(nèi)部時(shí)序和布局很不錯(cuò)，這時(shí)要假設(shè)將會(huì)有問題時(shí)真得特別困難。 通過分析具有類似問題的一些功能塊后，我們發(fā)現(xiàn)了幾個(gè)能反映最高層設(shè)計(jì)潛在困難的指標(biāo)，比如：邊界網(wǎng)路繞障嚴(yán)重程度。繞障（Detour）雖可在一定區(qū)域?qū)崿F(xiàn)好的DRC（設(shè)計(jì)規(guī)則檢查）數(shù)目，但這好DRC背后卻隱藏著問題。對(duì)于擁塞嚴(yán)重的區(qū)域，時(shí)序水平一直在降低，新插入的單元先是會(huì)讓好的布線變差，然后還會(huì)變得不可布線。 為了評(píng)估邊界網(wǎng)路繞障嚴(yán)重程度，設(shè)計(jì)師首先要計(jì)算這些網(wǎng)路的密度，接著再以顏色直觀顯示其嚴(yán)重級(jí)別。這個(gè)過程分為5個(gè)步驟：
關(guān)鍵是第4步，它意味著最高層修復(fù)工作哪里將存在潛在困難。每個(gè)步驟的詳細(xì)內(nèi)容如下所述： 步驟1 首先，你可將每個(gè)邊界分為多個(gè)小段；可基于個(gè)人喜好，設(shè)50um或100um作為一段長度。其次，計(jì)算出每小段中所有非PG（non-PG）引腳數(shù)量，基于每段中引腳數(shù)以不同顏色來加亮這些片段；為每小段選擇適當(dāng)顏色閾值很重要，因?yàn)樗苯佑绊懙侥銓?duì)一個(gè)區(qū)域是否具有高引腳密度的印象。設(shè)計(jì)師可基于之前項(xiàng)目經(jīng)驗(yàn)來設(shè)置顏色。你需要將所有信號(hào)引腳層、類似模擬的特殊引腳層都計(jì)算在內(nèi)，但電源引腳除外�？梢暡糠挚梢酝ㄟ^命令“ui layout sketch line …”繪制，而所有其它部分則可通過自帶Tcl來完成。 圖2 步驟2 步驟2中顯示了在一些區(qū)域里I/O引腳密度高，那么我們需將存儲(chǔ)器從高密度區(qū)域（白色區(qū)域最高，紅色區(qū)域其次）移出。 步驟3 完成布線后，接下來是要找出所有連接I/O引腳的繞障網(wǎng)路。判斷一個(gè)網(wǎng)路是否是繞障網(wǎng)路，可通過對(duì)比網(wǎng)路線長與其所連接引腳的曼哈頓距離（Manhattan distance）來完成。設(shè)計(jì)師可依據(jù)個(gè)人需求來設(shè)置20%或30%作為閾值；當(dāng)然若能設(shè)置最短長度就更好了，這樣就可忽略不計(jì)比它更短的網(wǎng)路；若沒有這個(gè)設(shè)置，設(shè)計(jì)師將會(huì)看到許多短的“繞障”網(wǎng)路，而實(shí)際上這些都是錯(cuò)誤警報(bào)。 在測試功能塊中，1對(duì)1連接占了絕大部分�；谶@點(diǎn)，作者假設(shè)忽略多連接網(wǎng)路不會(huì)對(duì)最終結(jié)果有任何影響，因此此次demo只計(jì)算了一個(gè)輸入一個(gè)輸出的網(wǎng)路，大大簡化了計(jì)算腳本編寫。當(dāng)然，這種假設(shè)還需要經(jīng)過其它設(shè)計(jì)的驗(yàn)證。 這次計(jì)算將產(chǎn)生一張所有繞障I/O網(wǎng)路名單。不過，如果直接就加亮所有這些網(wǎng)路（如圖3），設(shè)計(jì)師幾乎說不出哪里布線真的很差，哪里還不錯(cuò)可以繼續(xù)當(dāng)前布線。 圖3中上區(qū)域看起來最為擁擠，但事實(shí)上，它既不是根源所在，也不是最關(guān)鍵區(qū)域。我們需要以另一種可直接反映問題所在的方式來提供信息。 圖3 步驟4 我們可對(duì)步驟1中加亮I/O密度的腳本進(jìn)行修改，用于加亮繞障I/O密度。當(dāng)將一個(gè)網(wǎng)路分為多個(gè)小段的進(jìn)行計(jì)算時(shí)，首先要在已發(fā)現(xiàn)的繞障網(wǎng)路名單中進(jìn)行過濾，且只計(jì)算名單中有的那些網(wǎng)路。由于過濾后引腳數(shù)將會(huì)大大降低，因此設(shè)計(jì)師需要調(diào)整每個(gè)分色的閾值。最終結(jié)果見圖4。 步驟5 圖4證明了白色區(qū)域具有最多繞障的I/O網(wǎng)路。這建議我們： 1.移動(dòng)大型宏，這是塊設(shè)計(jì)師可執(zhí)行的最直接動(dòng)作。 2.最高層分配引腳時(shí)降低白色/紅色區(qū)域的引腳密度，這需要最高層設(shè)計(jì)師與功能塊設(shè)計(jì)協(xié)作進(jìn)行。 通常，這些大型宏被設(shè)置在那個(gè)地方肯定有其原因存在，因此在一些實(shí)際項(xiàng)目中重新分布模型引腳這種方式要更為切實(shí)可行。 圖4 這只是“如何將我們的經(jīng)驗(yàn)轉(zhuǎn)換為可視化檢查”的一個(gè)例子。設(shè)計(jì)師不僅可對(duì)這種繞障I/O進(jìn)行可視化處理來作為潛在問題預(yù)測指標(biāo)，而且還可根據(jù)已經(jīng)過證明的設(shè)計(jì)相關(guān)經(jīng)驗(yàn)，將其它因素加入到可視化檢查中來。 第III章：時(shí)鐘門控克隆階段選擇 一般來說，執(zhí)行時(shí)鐘門控克隆一共有2個(gè)階段：fix cell（修復(fù)單元）和fix clock（修復(fù)時(shí)鐘）；設(shè)計(jì)師還可同時(shí)在兩個(gè)階段進(jìn)行克隆。因此在此提出了3種組合： 1.只fix cell階段克隆 2.只fix clock階段克隆 3.兩個(gè)階段同時(shí)克隆 如果是只fix cell階段克隆，那么設(shè)計(jì)師可采用命令“run clock gate_clone”在第一次全局布局/布線后執(zhí)行克�。幌嚓P(guān)配置可通過“force clock gate_clone”命令來完成。不過完成克隆后，‘force clock gate_clone’設(shè)置的約束將變?yōu)闊o效；如再需要fix cell階段克隆，那么設(shè)計(jì)師還要重新應(yīng)用這些設(shè)置。 作者以幾個(gè)功能塊為例，對(duì)這3種方法進(jìn)行了一次測試，通過比較結(jié)果來找出適合其中多數(shù)功能塊的最佳方案。 表1 表1是測試結(jié)果，要點(diǎn)如下： 1.黃色數(shù)據(jù)是一個(gè)功能塊的最好TNS，綠色數(shù)據(jù)是最佳區(qū)域。 2.第2種方法帶來了適合大部分案例的最佳結(jié)果，包括最好TNS和最佳區(qū)域。 什么樣差異會(huì)導(dǎo)致這樣的結(jié)果？圖5是功能塊一個(gè)角點(diǎn)的時(shí)鐘門控單元分布： 圖5 粉色單元是門控單元；黃色單元是時(shí)鐘樹緩沖區(qū)；線是時(shí)鐘樹飛線。 3個(gè)圖片為： 左：第1和第3種方法的fix cell階段。 中：第3種方法中的fix clock階段。 右：第2種方法中的fix clock階段。 圖5顯示的是：無fix cell階段克隆，時(shí)鐘門控單元少了許多，但時(shí)鐘緩沖區(qū)卻多了許多。原因之一是：CTS將門控單元后時(shí)鐘樹往上移動(dòng)，因此對(duì)克隆的需求也減更少發(fā)。 進(jìn)一步研究我們又有了其它發(fā)現(xiàn)，這可能是對(duì)‘為什么第3種方法門控單元更少’的另一種解釋。見圖6： 圖6 圖6是2張fix cell volcano中門控單元分布連接圖。圖中所顯示的只有觸發(fā)器（flops），其它模式單元?jiǎng)t是隱藏的。左圖無克隆，右圖有克隆。左圖中，所有連接資源都來自時(shí)鐘樹根；右圖中，功能塊有明顯克隆過的門控單元樹結(jié)構(gòu)。 圖6顯示了一個(gè)有趣的地方：如沒有fix cell階段門控克隆，觸發(fā)器的布局會(huì)更為緊密些。這已是對(duì)許多案例觀察的結(jié)果。一種可能解釋 是：由相同原始門控單元所控制的觸發(fā)器在布線期間有直接連接，因此相比那些由于門控單元不同而中斷連接的克隆試驗(yàn)，它們的布局更為緊密。 圖7是 fix clock volcano中時(shí)鐘門控單元分布圖： 圖7 與之前案例一樣，若無fix cell階段克隆，所需時(shí)鐘樹元素將更少。在這個(gè)案例中，出于觸發(fā)器布局更緊密的原因總負(fù)載更低，因此所需的門控單元/時(shí)鐘樹元素更少。 在那些測試案例中，第2種方法的門控單元數(shù)量要比第1和第3種方法少了30"50%。盡管第2種方法需要在門控單元后創(chuàng)建時(shí)鐘樹，但門控單元面積的降低是創(chuàng)建時(shí)鐘樹這種額外面積所無法比擬的，因此最后總面積的贏家是第2種方法。 從時(shí)序角度來看，如果觸發(fā)器間連接不太復(fù)雜，那么在第2種方法中觸發(fā)器布局更緊密的設(shè)置將有助于降低路徑上負(fù)載，進(jìn)而在統(tǒng)計(jì)時(shí)獲得更好時(shí)序，這是實(shí)際設(shè)計(jì)中最常見情況。 通過比較這些方法來找到一個(gè)最好的時(shí)鐘門控克隆方式的想法源自于一個(gè)真實(shí)案例。在這個(gè)案例中，時(shí)鐘的時(shí)序非常棘手，帶有高度復(fù)雜的組合邏輯。上百個(gè)最高失效端點(diǎn)都是門控單元使能引腳，導(dǎo)致了“門控克隆需針對(duì)這個(gè)功能塊進(jìn)行優(yōu)化”的想法。這個(gè)功能塊的最佳結(jié)果是只fix cell階段克隆、無fix clock階段克隆。后布線優(yōu)化圖可獲得超過50ps的更好結(jié)果。原因之一是fix cell階段克隆將會(huì)在這個(gè)階段更早期就暴露出使能引腳相關(guān)違規(guī)，那么Talus就可更早地對(duì)它進(jìn)行優(yōu)化。 第IV章：多輪Fix Cell 布局是一個(gè)融合過程。運(yùn)行的布局輪次越多，可獲得融合度就越好，但這是以時(shí)間和磁盤空間為代價(jià)的。設(shè)計(jì)師不僅可嘗試多運(yùn)行幾輪以獲得最佳結(jié)果，同時(shí)還可擁有有關(guān)“如何運(yùn)行每輪fix Cell”的不同選項(xiàng)。本章將探討3種每輪fix cell運(yùn)行的方式并比較時(shí)序和擁塞。選項(xiàng)有： 1.使用fix cell階段中‘-iteration #’選項(xiàng) 2.直接在之前fix cell數(shù)據(jù)庫上重新運(yùn)行fix cell 3.采用之前fix cell網(wǎng)表，基于修復(fù)時(shí)間、修復(fù)計(jì)劃和修復(fù)單元開始重新運(yùn)行。 第1種方法是最直接方法，易于運(yùn)行。第2種方法需要明確大部分fix cell快照以便能在未來運(yùn)行中跳過細(xì)節(jié)步驟。第3種方法需花更多時(shí)間和精力；但如果fix cell期間網(wǎng)表變化很大，那么第3種方法效果最好。 我們選擇了幾個(gè)功能塊來測試這些方法，表2是幾個(gè)功能塊的數(shù)據(jù)。從時(shí)序角度來看，結(jié)果并不傾向于中意其中任何一種方法；從擁塞角度來看，第2種方法在絕大部分案例中勝出。 表2 ‘擁塞’項(xiàng)目系指fix cell 數(shù)據(jù)庫中‘report congestion $m’的總數(shù)。第2種方法可更好處理擁塞熱點(diǎn)。請(qǐng)比較圖8中擁塞地圖，結(jié)果更一目了然： 圖8 在實(shí)際項(xiàng)目中，設(shè)計(jì)師需要權(quán)衡考慮每輪的運(yùn)行時(shí)間及可獲得的改善。你嘗試得輪次越多，你可獲得的效果就越好，但設(shè)計(jì)進(jìn)度毫無疑問會(huì)被延遲。對(duì)于容易功能塊，設(shè)計(jì)師可通過單輪fix cell摸索著運(yùn)行每個(gè)步驟，不需要考慮時(shí)序/擁塞問題；對(duì)于關(guān)鍵功能塊，2"3輪的fix cell將可帶來明顯的擁塞和時(shí)序改善。 對(duì)于一些特殊案例，設(shè)計(jì)師可能要在全局布局后fix cell期間添加大量邏輯。而這些邏輯可能有糟糕的擁塞問題，第2輪的增量全局布局并不能很好地處理這個(gè)問題。在這種情況下，第3種方法是3種方法中唯一能起作用的方法。 如果采用第2種方法，設(shè)計(jì)師需要考慮‘需保留什么快照’‘需清除什么快照’；而且一些步驟可能只運(yùn)行一次，在其它輪的fix cell中將不再運(yùn)行。 當(dāng)資源成本在可接受范圍內(nèi)時(shí)，設(shè)計(jì)師應(yīng)嘗試對(duì)設(shè)計(jì)進(jìn)行多輪的fix cell，它可與新平面布局試驗(yàn)同步進(jìn)行；與調(diào)整平面布局對(duì)比，它所消耗的人力幾乎可以忽略不計(jì)。在這些方法中，從擁塞角度來看，我們建議你直接在之前數(shù)據(jù)庫上運(yùn)行fix cell；若在特殊案例中，設(shè)計(jì)師應(yīng)嘗試第3種方法。 第V章：采用線路延時(shí)解決多角點(diǎn)下時(shí)序沖突 在許多設(shè)計(jì)中，設(shè)計(jì)師常在一些時(shí)序路徑上設(shè)置大的建立容限和保持容限以避免意料之外情況下時(shí)序失效，但它可能會(huì)給時(shí)序收斂帶來麻煩，特別是在深亞微米工藝中更是如此。采用單元尺寸調(diào)整、緩沖區(qū)插入/去除等常規(guī)方法有時(shí)不能同時(shí)清理最佳情況（bc）角點(diǎn)中保持時(shí)序和最差情況（wc）角點(diǎn)中建立時(shí)序。這種沖突會(huì)反復(fù)發(fā)生，使得時(shí)序無法融合。 我們常規(guī)的時(shí)序修復(fù)方法主要針對(duì)的是標(biāo)準(zhǔn)單元。而在深亞微米工藝中，不同時(shí)序角點(diǎn)的標(biāo)準(zhǔn)單元延時(shí)有很大差異。表3顯示了測試電路的wc和bc角點(diǎn)中標(biāo)準(zhǔn)單元和金屬線路的延時(shí)差異比較： 表3 在一個(gè)真實(shí)案例中，路徑有這樣需求： 1.在最差情況（wc）中，路徑延時(shí)少于2.5ns(建立) 2.在最好情況（bc）中，路徑延時(shí)多于1ns(保持) 但實(shí)際延時(shí)是： 1.最差情況（wc）中延時(shí)為2.1ns。 2.最好情況（bc）中延時(shí)為0.8ns。 因此路徑滿足了建立需求，但卻造成了保持違規(guī)。 想象一下通過改變單元（減少尺寸、插入、交換）來修復(fù)保持違規(guī)，多數(shù)延時(shí)變化只發(fā)生在單元上。到時(shí)將發(fā)生以下情況： 1.將保持延時(shí)從0.8ns修正為1ns，測試案例中延時(shí)提高了0.2ns。 2.使用只針對(duì)單元（cell only）方法，如：插入緩沖區(qū)、減少尺寸。如表3所描述，它給最差情況中單元延時(shí)帶來的改變是3倍，即0.2ns * 3 =0.6ns. 3.最差情況中延時(shí)從2.1ns提高到2.7ns，造成建立違規(guī) 2個(gè)角點(diǎn)間單元延時(shí)變化很大，因此如果設(shè)計(jì)師只盯著單元，而靠路徑本身解決沖突根本不可能。 根據(jù)測試電路結(jié)果，線路延時(shí)在不同角點(diǎn)下延時(shí)差異更小，因此如果使用線路延時(shí)來修復(fù)保持違規(guī)，最差情況（wc）中延時(shí)的反彈也不會(huì)這么大。最好情況中0.2ns的線路延時(shí)增長將只會(huì)帶來最差情況中0.24ns延時(shí)，因此最差情況中總延時(shí)為2.1ns + 0.24 ns = 2.34ns。這種方法可兼顧建立和保持時(shí)序兩方面需求。 以下是一些有關(guān)‘如何使用線路延時(shí)優(yōu)化來修復(fù)時(shí)序’的詳細(xì)內(nèi)容。 以保持修復(fù)為例。第一步就是要識(shí)別一組帶有這類建立和保持沖突的時(shí)序路徑。這類路徑可通過初步時(shí)序優(yōu)化或通過項(xiàng)目約束文件來獲��；然后我們就可分析這些候選路徑并選擇真正目標(biāo)。 第二步就是進(jìn)行詳細(xì)時(shí)序分析并開始時(shí)序修復(fù)，它包括： 1.插入延時(shí)單元并手動(dòng)將它們?cè)O(shè)置在版圖中。 2.決定單元和模式和尺寸，確保無轉(zhuǎn)換違規(guī)。 3.評(píng)估線路延時(shí)。如布線形狀良好，那么實(shí)際延時(shí)與評(píng)估結(jié)果間差別將不會(huì)太大。 4.采用talus在布線后分析時(shí)序結(jié)果。如還有時(shí)序違規(guī)，嘗試使用有用偏斜來修復(fù)。 5.如它們不能通過有用偏斜修復(fù)，那么回到步驟1或2開始新一輪修復(fù)工作。 設(shè)計(jì)師可能需要幾輪的這類修復(fù)工作才可完成時(shí)序清理。融合速度取決于線路延時(shí)評(píng)估精確性和實(shí)際布線形狀。. 實(shí)施步驟雖簡單，但在實(shí)施過程中設(shè)計(jì)師可能仍會(huì)遭遇到一些問題。其中之一就是，實(shí)際線路延時(shí)值與原始評(píng)估值差異相當(dāng)大。如果差異是由不好的布線形狀所造成，那么設(shè)計(jì)師可打開Talus volcano并以交互方式修復(fù)它們。通常，有兩種不好的布線形狀：jog（割階）和繞障（detour）。對(duì)于割階，它可通過Talus命令：“run route optimize jog …”或“run route refine model –type jog…”來去除。 對(duì)于繞障，它通常出現(xiàn)在資源不足的后布線階段一些線路布線的時(shí)候。一種解決方法是：先在一個(gè)已布局卻未布線的volcano中單獨(dú)進(jìn)行這些線路的布線；接著將它們加載回到后布線volcano中。設(shè)計(jì)師可選擇性地設(shè)置這些線路為軟或硬的預(yù)布線，以便他們?cè)诓季�引擎嘗試解決布線DRC時(shí)不會(huì)有太多的割階。此外，你還可設(shè)置首選層，這樣主要線路的布線工作可在資源豐富的層中完成。 另一個(gè)可能問題是：惡化的耦和時(shí)序。這通常發(fā)生在一群總線信號(hào)單元相互布局緊密的時(shí)候，它們擁有到同一個(gè)方向的相似連接。連接這些單元的線路布局非常緊密，有長距離地并行布線。這些線路中每一條都是到其它網(wǎng)路的一個(gè)聚集器，同時(shí)也是一個(gè)犧牲品。這會(huì)導(dǎo)致嚴(yán)重的耦和時(shí)序違規(guī)。解決這類問題的關(guān)鍵是在完成線路修復(fù)后盡可能早地輸入耦和問題，否則它會(huì)在設(shè)計(jì)后期將帶來非常大的麻煩。通過控制布線形狀可很輕松地避免耦和時(shí)序惡化，如：使用多間距、添加屏蔽或在不同層進(jìn)行它們的布線。 如采用線路延時(shí)進(jìn)行多輪修復(fù)后，時(shí)序沖突仍未解決，那么建議檢查一下原始約束是否合理，是否有緩和約束的空間。約束變更會(huì)有進(jìn)度延時(shí)和項(xiàng)目失敗的風(fēng)險(xiǎn)，因此設(shè)計(jì)師必須確保在項(xiàng)目一開始就盡其所能地檢查出更多的潛在問題，建立合理約束。 總結(jié) 有挑戰(zhàn)性功能塊總是需要非同一般的方法才能讓其時(shí)序回歸正常。這些方法雖是利用了現(xiàn)有Magma Talus功能，但并不局限這些功能，對(duì)功能及功能的使用都進(jìn)行進(jìn)一步擴(kuò)展。上文中這4種方法是雖然是要耗費(fèi)些精力，但與后布線階段的時(shí)序修復(fù)所需耗費(fèi)精力相比，還是值得的。 圖1是一例這種問題。在功能塊左上角有個(gè)大型宏，它占用了許多布線層，在其周圍區(qū)域造成了非常高的擁塞情況。圖中加亮線是貫穿這個(gè)區(qū)域的一條路徑，中間插入了幾個(gè)緩沖區(qū)。有幾點(diǎn)應(yīng)多加注意： 1.這條路徑是往下走的，因?yàn)樵诖笮秃甑谋泵鏇]有足夠空間用于緩沖區(qū)、沒有足夠?qū)к売糜诓季�。 2.線路中間部分由于高度擁塞布線而呈割階狀態(tài)。 3.很難這個(gè)宏旁邊找個(gè)位置插入新的緩沖區(qū)以修復(fù)轉(zhuǎn)換和建立違規(guī)。 |
