|
濾波器是通信系統(tǒng)中的重要部件。數(shù)字濾波器的實現(xiàn)一般有3 條途徑: (1) 由通用DSP 芯片編程實現(xiàn); (2) 選用已有的專用濾波器芯片實現(xiàn); (3) 根據(jù)系統(tǒng)要求自行設(shè)計濾波器, 并用FPGA 實現(xiàn)。隨著數(shù)字通信速率的快速提高, 對濾波器的運算速度的要求也愈來愈高。在數(shù)據(jù)傳輸率為54M b it?s, 符合HyperL an2 的寬帶無線WLAN 收發(fā)器的研究實驗中, 數(shù)據(jù)的基帶速率為20MByte?s, 經(jīng)4 倍升采樣為80MByte?s, 在此升采樣(在接收鏈路中為降采樣) 過程中必須實現(xiàn)數(shù)字上下變頻和抗混疊濾波器。如此高速的濾波器如用通用DSP 實現(xiàn), 則將占用該DSP 的絕大部分運算資源, 使DSP 幾乎不能承擔(dān)其他編解碼等任務(wù)。 這種情況下, 最好的選擇是用FPGA 硬件實現(xiàn)上下變頻和濾波。雖然目前市場上有一些用于FPGA 實現(xiàn)上下變頻和F IR濾波器的IP 軟核, 但這些軟核由于追求通用性和可配置性, 在代碼效率、運行速度、系統(tǒng)集成緊湊性和FPGA 資源用量最小化等方面很難滿足要求或達(dá)到最優(yōu)化。 因此, 根據(jù)具體系統(tǒng)的運行要求, 暫不強(qiáng)求通用性和可重新配置性, 而著重研究實現(xiàn)上下變頻濾波的高速度和FPGA 資源用量最小化。資源用量最小化可以在一片F(xiàn)PGA 上集成更多的功能電路, 例如增益自動控制功能等, 即可能實現(xiàn)片上系統(tǒng)(SoC)。為了在實現(xiàn)高速的同時, 減少FP2GA 的資源占用量, 一方面可以研究具體FPGA 的底層結(jié)構(gòu)特點, 人工干預(yù)底層電路綜合來組建系統(tǒng), 另一方面要研究被設(shè)計電路的實現(xiàn)結(jié)構(gòu)、算法和編碼方式等, 從中選擇快速有效和硬件復(fù)雜度最低的實現(xiàn)方法。 本文根據(jù)寬帶WLAN 的收發(fā)器要求, 在系統(tǒng)總體結(jié)構(gòu)安排、濾波器結(jié)構(gòu)設(shè)計、乘加運算算法, 以及流水線實現(xiàn)等方面進(jìn)行研究, 在實現(xiàn)高速度的同時, 使得系統(tǒng)資源的占用量達(dá)到最小。 達(dá)到這一目標(biāo)的主要技術(shù)要點有: (1) 充分利用上下變頻器結(jié)構(gòu)特點, 只用一套濾波器運算單元實現(xiàn)上變頻濾波和下變頻濾波; (2) 充分利用收發(fā)器的數(shù)據(jù)流特點和F IR 濾波器系數(shù)特點, 用該濾波器運算單元同時實現(xiàn)對I,Q 兩個數(shù)據(jù)流的變頻和濾波; (3) 分別用傳統(tǒng)濾波器的轉(zhuǎn)置結(jié)構(gòu)和獨特的位平面結(jié)構(gòu)設(shè)計實現(xiàn)高速上下變頻和濾波(80MHz 運算速度的40 階上下變頻F IR 濾波器)。并對二者的實現(xiàn)結(jié)構(gòu)和綜合結(jié)果進(jìn)行比較, 說明在達(dá)到同樣速度的前提下, 位平面結(jié)構(gòu)僅占用轉(zhuǎn)置結(jié)構(gòu)所用邏輯資源的一半。在下一步對位平面結(jié)構(gòu)的通用性設(shè)計有所改進(jìn)后, 位平面結(jié)構(gòu)應(yīng)成為高速濾波器的主要設(shè)計方法; (4) 合理劃分和優(yōu)化各級流水線的性能是實現(xiàn)上下變頻濾波高速運行的關(guān)鍵。 寬帶無線通信的數(shù)字上下變頻 數(shù)字上下變頻過程是數(shù)字通信系統(tǒng)中必不可少的實現(xiàn)環(huán)節(jié)。上變頻就是用數(shù)字信號處理的手段將基帶已調(diào)制信號的頻帶搬移到中頻( IF) 的過程。上變頻得到的數(shù)字IF 信號經(jīng)DAC 變換為模擬信號后, 再在模擬域變換為RF 信號, 通過天線發(fā)送出去, 實現(xiàn)數(shù)字信號的發(fā)送(圖1 的右箭頭方向表示信號的發(fā)送步驟)。無線信號的接收過程(圖1 的左箭頭方向) 和發(fā)送過程完全相反, 即在A?D 變換得到數(shù)字IF 后, 經(jīng)數(shù)字下變頻變換為基帶調(diào)制信號, 再經(jīng)數(shù)字解調(diào)最后得到接收的信息。在符合HyperLan2 傳輸協(xié)議的WLAN 的收發(fā)器實驗中,數(shù)據(jù)傳輸率高達(dá)54M b it?s, 其基帶O FDM 調(diào)制輸出的I,Q 信號采樣頻率高達(dá)20MBytes。 圖1 實線框內(nèi)是本文設(shè)計實現(xiàn)的上下變頻過程, 它們被集成在一片F(xiàn)PGA 上�；鶐л敵龅腎,Q 信號, 經(jīng)4 倍增采樣、去混疊濾波、增益補(bǔ)償后和20MHz (f s?4混頻, f s 為采樣頻率) 的數(shù)字載波信號復(fù)混頻。數(shù)字IF 信號的采樣率升為80M SPS, 基帶信號的中心頻率被移至20MHz。這一過程中濾波器起著至關(guān)重要的作用, 它保證基帶信號的頻譜在升降采樣過程和混頻過程中不發(fā)生混疊和展寬。濾波器的主要指標(biāo)為: Remez 40 階低通F IR 濾波器; 通帶帶寬10MHz; 阻帶抑制比- 50 dB; 輸入信號采樣頻率80MHz; 濾波器系數(shù)量化為12bit 有符號數(shù)表示。 上下變頻濾波器的實現(xiàn) 濾波器的輸入數(shù)據(jù)流特點 基帶調(diào)制的信號輸出形式是I (8bit) 和Q (8bit ) 的并行輸出. 在數(shù)據(jù)發(fā)送方式時, I,Q 信號直接饋入上變頻器。4 倍升采樣過程是分別在I 和Q序列中每相鄰點之間插入3 個0, 從而數(shù)據(jù)率升為80MHz。利用升采樣后的這一特點, 可以將并行的I,Q 數(shù)據(jù)串行化, 如圖2 (a) 所示。在接收數(shù)據(jù)方式下, RF 信號經(jīng)80MSPS 的AD 采樣后輸出饋入下變頻器。在下變頻器中的第一步處理是中心頻率下移的復(fù)混頻。輸入信號分別和相位相差90°的正弦波數(shù)字相乘, 從而分解出I,Q 兩路信號。用于復(fù)混頻的正弦波和余弦波的中心頻率為20MHz, 每周期取4 個點, 其中有2 個點為0, 另2 個點分別為+ 1 和- 1。這樣得到的I,Q 信號相鄰兩點之間必為零值, 如圖2 (b) 所示。和發(fā)送工作方式一樣, 可以將并行的I,Q 信號串行化。這樣在兩種工作方式下, 濾波器的輸入并行數(shù)據(jù)流均先變換成8bit寬的串行輸入流。 濾波器的轉(zhuǎn)置結(jié)構(gòu)實現(xiàn) FIR 濾波器的輸出是輸入信號與濾波器系數(shù)的卷積求和。根據(jù)卷積表達(dá)式的計算形式, 傳統(tǒng)上很自然地會得到濾波器的直接形式的實現(xiàn)結(jié)構(gòu)。由于用直接形式實現(xiàn)的濾波器的輸出延遲較大且與濾波器階數(shù)成正比, 在硬件實現(xiàn)上, 一般都使用直接形式的轉(zhuǎn)置結(jié)構(gòu), 如圖3 所示。串行化后的I,Q 數(shù)據(jù)流, 以80MHz 速率同時饋入40 個乘法器和濾波器系數(shù)分別相乘, 所得結(jié)果作為加法器的一個輸入量。加法器的另一輸入量是前一個加法器在上一個時鐘節(jié)拍的輸出結(jié)果, 它是由圖3 中小方框表示的寄存器緩存。 為了用一個濾波器硬件同時對I,Q 濾波, 設(shè)計中充分利用串行輸入流的特點, 用兩套寄存器( I,Q 通道寄存器, 16 b it 寬) 分別緩沖和延遲I 通道濾波的中間結(jié)果和Q 通道的中間結(jié)果, 即相當(dāng)于濾波器被I 通道和Q 通道分時復(fù)用,在輸出端再按序?qū)⑺鼈兎珠_, 輸出并行的I,Q 數(shù)據(jù)流。在FPGA 的編程實現(xiàn)中, 乘法器采用Xilinx的N 位變量和M 位常量相乘產(chǎn)生M + N 位積的乘法器IP 軟核。由于該軟核充分利用了FPGA 查表(Look-up ) 的硬件單元結(jié)構(gòu)來實現(xiàn)乘法, 速度較快, 一次相乘運算用時小于12 n s。 濾波器的位平面結(jié)構(gòu)實現(xiàn) 上述濾波器的轉(zhuǎn)置結(jié)構(gòu)是濾波器設(shè)計的傳統(tǒng)方法。而用位平面結(jié)構(gòu)快速有效地實現(xiàn)乘2加運算的基本思想早在86 年就被提出, 由于將其應(yīng)用于濾波器設(shè)計在通用性和可重新配置性方面不如轉(zhuǎn)置結(jié)構(gòu)簡單, 所以一直不被廣泛應(yīng)用。但位平面結(jié)構(gòu)的高速度和高代碼效率卻是不容忽視的, 特別是在當(dāng)今SoC 的設(shè)計實現(xiàn)方面。位平面結(jié)構(gòu)的本質(zhì)就是重新安排濾波器乘積求和運算過程的順序。 圖4 是直接形式的位平面結(jié)構(gòu)原理說明, 其中每一個方框部分代表一個位平面, 分別標(biāo)記為位平面1、位平面2 等。在每一個位平面內(nèi), 和輸入數(shù)據(jù)相乘的僅是濾波器系數(shù)的一個b it, 位平面1 為各系數(shù)的最低位L SB, 位平面2 是各系數(shù)的最低第二位, 依此類推, 位平面12 是各系數(shù)的M SB。因為濾波器系數(shù)為12 b it 寬, 所以共有12 個位平面。輸入數(shù)據(jù)同時輸入到各個位平面, 所有位平面并行計算對應(yīng)位的部分積及其累加結(jié)果。最后, 在每個時鐘節(jié)拍下, 位平面1 輸出結(jié)果右移一位(除以2) 和位平面2 輸出相加, 所得結(jié)果除以2, 再和位平面3的輸出相加, 這樣繼續(xù)相加直至最后一個位平面。由于在位平面內(nèi)的乘數(shù)僅為單個b it (0 或者1) , 實質(zhì)上濾波器的乘2加運算已轉(zhuǎn)化為純相加運算。 為了能夠用一套濾波器同時對I,Q 數(shù)據(jù)流進(jìn)行濾波, 采用圖5 所示的上下變頻濾波器的總體結(jié)構(gòu), 其中將整個濾波器拆分為兩個子濾波器, 它們均由位平面結(jié)構(gòu)實現(xiàn)。子濾波器1 的奇數(shù)系數(shù)設(shè)定為0, 而偶數(shù)系數(shù)不變; 子濾波器2 的偶數(shù)系數(shù)改變?yōu)?, 而奇數(shù)系數(shù)不變。輸入的串行化的I,Q 數(shù)據(jù)流被40 個數(shù)據(jù)寄存器移位緩存, 兩個子濾波器分別交替計算純I 和Q 的輸出值, 例如, 在某一時鐘, 子濾波器1 完全忽略奇數(shù)位置上的輸入數(shù)據(jù),計算得到的是I 流的濾波結(jié)果, 與此同時, 子濾波器2 完全忽略偶數(shù)位置上的輸入數(shù)據(jù), 而計算輸出Q 流的計算結(jié)果。在下一時鐘計算內(nèi)容與此相反:子濾波器1 計算輸出Q 流結(jié)果, 而子濾波器2 計算輸出I 流結(jié)果。最后由I,Q 重定序部分將這種I,Q 交織排列轉(zhuǎn)換為平行輸出的I,Q 流。 測試結(jié)果與比較 整個上下變頻器被集成在一片Xilinx FPGA XCV 600HQ 24026 上, 由VHDL 設(shè)計完成, 其中濾波器分別用上述兩種結(jié)構(gòu)實現(xiàn)。圖6 是設(shè)計的仿真測試結(jié)果。測試過程如下: 先用M at lab 產(chǎn)生如圖6(a) 所示的正弦波, 作為輸入文件, 測試用VHDL設(shè)計的下變頻功能, 得到的下變頻輸出如圖6 (b)所示。其中23MHz 的輸入信號被下移了20MHz,且輸出信號的信噪比大于50 dB; 在測試上變頻功能時, 將下變頻的輸出信號作為VHDL 設(shè)計的輸入信號, 得到上變頻的輸出結(jié)果如圖6 (c) 所示。圖中3MHz 的信號又被上移到23MHz 位置。用兩種濾波器結(jié)構(gòu)設(shè)計的變頻器得到了幾乎相同的測試結(jié)果, 最大運行速度均大于80MHz, 但它們占用芯片資源的情況卻不同(見表1) , 其中邏輯資源單元(Slices) 的占用數(shù)相差一半。 結(jié)束語 用FPGA 設(shè)計實現(xiàn)濾波器, 采用位平面結(jié)構(gòu)在芯片資源利用率方面占明顯優(yōu)勢。這主要得益于位平面結(jié)構(gòu)實現(xiàn)濾波器乘積2累加運算的獨特方式。每一位平面計算得到的部分積通過右移一位被及時丟棄而不致影響運算精度。這就省去了一般乘法運算實現(xiàn)時, 為避免精度變差存儲中間結(jié)果的寄存器必須留有足夠的保護(hù)位。位平面結(jié)構(gòu)中的運算順序避免了大量的移位操作, 比較適合FPGA 的結(jié)構(gòu)特點。如果濾波器系數(shù)中含有更多的0 bit 位, 將會減小求和操作次數(shù), 進(jìn)一步提高運算速度。相對于轉(zhuǎn)置結(jié)構(gòu), 位平面結(jié)構(gòu)的最大缺點是輸入和輸出之間有較大的延遲, 這主要是由于位平面內(nèi)直接形式結(jié)構(gòu)的固有延遲和各個位平面在最后輸出求和過程的流水線結(jié)構(gòu)所造成的, 但一般不影響實際應(yīng)用。 |
