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引 言 在1992年5月美國電信系統(tǒng)會(huì)議上，JeoMitola首次提出了軟件無線電概念，之后迅速引起了人們的關(guān)注，并開始對(duì)它進(jìn)行廣泛而深入的研究。具體地說，軟件無線電是以可編程的DSP或CPU為中心，將模塊化、標(biāo)準(zhǔn)化的硬件單元以總線方式連接起來，構(gòu)成通用的基本硬件平臺(tái)，并通過軟件加載來實(shí)現(xiàn)各種無線通信功能的開放式的體系結(jié)構(gòu)。本文以現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)和高性能直接數(shù)字合成(DDS)芯片AD9858構(gòu)成一個(gè)通用的硬件平臺(tái)，通過更新不同的數(shù)據(jù)及軟件產(chǎn)生復(fù)雜調(diào)制信號(hào)、線性調(diào)頻信號(hào)、背景多路信號(hào)、跳頻信號(hào)、擴(kuò)頻信號(hào)等，這些信號(hào)用普通信號(hào)源難以產(chǎn)生。 1 關(guān)鍵器件 1.1 AD9858簡(jiǎn)介 AD9858內(nèi)含10位數(shù)摸轉(zhuǎn)換器可工作到1 GSPS，32位可編程頻率字寄存器，100 MHz輸出頻率相噪小于-145 dBc／Hz@1 kHz，具有自動(dòng)頻率掃描能力。 AD9858有3種工作模式：?jiǎn)我纛l、頻率掃描和全睡眠模式。單音頻模式下，AD9858產(chǎn)生由內(nèi)部頻率字寄存器(FTW)控制的單頻輸出信號(hào)。AD9858內(nèi)含4個(gè)頻率字寄存器(FTW)和4個(gè)相位字寄存器(POW)，外部的寄存器選擇腳PSI和PS0決定選擇哪一個(gè)頻率字寄存器和相位字寄存器，通過選擇頻率字寄存器改變輸出頻率，頻率跳變的速度與AD9858的參考時(shí)鐘相關(guān)，最快為8 ns。頻率掃描模式可以自動(dòng)完成頻率掃描工作，產(chǎn)生線性調(diào)頻或?qū)崿F(xiàn)其他頻率掃描應(yīng)用，而且不受I／O口對(duì)多寄存器操作時(shí)的速度限制。無論AD9858工作于哪種工作模式，分別設(shè)定AD9858的FTW寄存器和POW寄存器，通過改變PS1和PS0的值，就可以同時(shí)改變信號(hào)的頻率和相位，而且相位的改變可以是絕對(duì)調(diào)相或相對(duì)調(diào)相，這正是AD9858實(shí)現(xiàn)混合調(diào)制的關(guān)鍵。 1.2 XC2V500-6FG256C簡(jiǎn)介 FPGA使用XILINX公司的VirtexII系列。本文選用兩塊門數(shù)不同的FPGA，一塊為XC2V500-6FG256C，其具有50萬門，420 MHz內(nèi)部時(shí)鐘速率，172個(gè)輸入輸出腳，96 Kb分布RAM，最大576 Kb塊RAM。另一塊為XC2V1000-5FG256C，其具有100萬門，420 MHz內(nèi)部時(shí)鐘速率，172個(gè)輸入輸出腳，160 Kb分布RAM，最大720 Kb塊RAM。該系列FPGA含有嵌入式乘法器和分布式存儲(chǔ)器，具有DSP設(shè)計(jì)所需的平臺(tái)特性，這些特性使得能夠以較高的面積利用率實(shí)現(xiàn)信號(hào)處理功能，為復(fù)雜模擬過程的數(shù)據(jù)實(shí)時(shí)處理以及DDS的實(shí)時(shí)控制提供保障。 2 硬件設(shè)計(jì) 2.1 整體結(jié)構(gòu) 普通調(diào)制信號(hào)的時(shí)域表達(dá)式為： 式中：Ω0稱為角載頻，Ω0=2πf0；α(t)和θ(￡)分別是幅度調(diào)制函數(shù)和相位調(diào)制函數(shù)，一般情況下，它們都是相對(duì)于cos(Ω0t)的時(shí)間慢變函數(shù)。 對(duì)于一個(gè)復(fù)雜信號(hào)，式中cos(Ω0t)作為高頻載波信號(hào)，以正弦波為主，其頻率相位和幅度應(yīng)該可以快速跳變。α(t)和θ(t)作為調(diào)制函數(shù)，其波形、頻率、相位和幅度都應(yīng)該可變，甚至是一個(gè)低頻的任意波。 如果通過數(shù)字直接合成的方式直接生成如S(t)的復(fù)雜信號(hào)，以1 GHz的采樣率、16位的數(shù)據(jù)寬度為例，如使用實(shí)時(shí)數(shù)據(jù)處理，傳輸帶寬需16×1 000 M=16 000 MB-PS，數(shù)據(jù)存儲(chǔ)深度為16×1 000 M=16 GB／S，所以使用直接生成S(t)復(fù)雜信號(hào)方案，硬件復(fù)雜，且成本高。如圖1所示，本文對(duì)高頻的載波信號(hào)和低頻的調(diào)制信號(hào)分別模擬后進(jìn)行疊加，高頻的載波信號(hào)cos(Ω0t)使用高性能的DDS芯片AD9858和FPGA控制來模擬，α(t)和θ(t)雙路低頻的調(diào)制信號(hào)全部在FPGA中實(shí)現(xiàn)。模擬出的調(diào)制信號(hào)相位頻率調(diào)制函數(shù)直接輸出數(shù)字信號(hào)至AD9858的控制FPGA，通過控制AD9858的頻率相位字實(shí)現(xiàn)調(diào)制，幅度脈沖調(diào)制函數(shù)信號(hào)通過數(shù)字模擬轉(zhuǎn)換器(ADC)后加至自動(dòng)增益控制(AGC)電路實(shí)現(xiàn)調(diào)制，這樣大大降低了對(duì)硬件的要求，同時(shí)也減少了軟件的計(jì)算量。 2.2 高頻載波發(fā)生 本設(shè)計(jì)AD9858參考時(shí)鐘使用1 GHz，使用并口方式讀寫數(shù)據(jù)，即設(shè)置AD9858外部串并選擇信號(hào)(SPSE-LECT)=1。最高輸出頻率達(dá)到350 MHz，對(duì)于350 MHz以上可以通過混頻方式上變頻。 頻率控制通過FPGA及中央處理單元實(shí)現(xiàn)。連續(xù)波可以直接對(duì)AD9858的頻率字寄存器寫入32位FTW，該頻率控制字可以通過式(2)得到： 式中：SYSCLK為參考時(shí)鐘。 高頻載波不只是單純連續(xù)波輸出，還要利用AD9858實(shí)現(xiàn)頻率捷變、頻率相位調(diào)制和頻率掃描功能，才能實(shí)現(xiàn)復(fù)雜信號(hào)的模擬。 頻率捷變和頻率相位涮制通過快速改變AD9858頻率相位字實(shí)現(xiàn)，AD9858每個(gè)頻率字為32 b，相偏字為14 b，采用并口方式送數(shù)，每改變頻率相位需要對(duì)AD9858操作6次。每個(gè)送數(shù)周期最短為12 ns，送數(shù)時(shí)間最少為72 nS。到頻率改變，需要經(jīng)過83個(gè)系統(tǒng)參考時(shí)鐘周期(1 ns)，因此需要時(shí)間為83 ns。這樣從頻率觸發(fā)到頻率輸出需要的時(shí)間為送數(shù)時(shí)間和芯片內(nèi)部轉(zhuǎn)換需要時(shí)間的總和，即155 ns。本文需要控制頻率轉(zhuǎn)換時(shí)間在100 ns以內(nèi)，所以使用AD9858內(nèi)部的2個(gè)頻率字寄存器，先對(duì)第1個(gè)頻率字寄存器送數(shù)，當(dāng)?shù)谝粋�(gè)頻率觸發(fā)信號(hào)到來時(shí)送PS0、PS1信號(hào)，選擇第一個(gè)頻率字寄存器數(shù)據(jù)，同時(shí)對(duì)第2個(gè)頻率字寄存器送數(shù)；第2個(gè)頻率觸發(fā)信號(hào)到來時(shí)送PS0、PS1信號(hào)，選擇第2個(gè)頻率字寄存器數(shù)據(jù)，同時(shí)對(duì)第1個(gè)頻率字寄存器送數(shù)，依次循環(huán)。頻率觸發(fā)信號(hào)經(jīng)過處理后控制AGC電路，可以控制每個(gè)頻率點(diǎn)的駐留時(shí)間。由于對(duì)AD9858寫數(shù)據(jù)的速度快，且時(shí)序要求高，不能通過中央處理單元直接送數(shù)，因此采用外接RAM的方式，中央處理單元根據(jù)設(shè)置的頻率點(diǎn)計(jì)算出各點(diǎn)的頻率字，生成一個(gè)序列表存入與AD9858控制FPGA連接的RAM，然后由高速FPGA從RAM中自動(dòng)讀數(shù)并自動(dòng)寫入AD9858。 頻率掃描功能直接使用AD9858的掃描功能，置AD9858控制功能寄存器的頻率掃描使能(FreqSweepEn-able)控制位為1，并使用AD9858的掃描自動(dòng)清除頻率累加功能，置AD9858控制功能寄存器的自動(dòng)清除頻率累加(AutoClrFreqAccum)控制位為1，再對(duì)AD9858送頻率掃描數(shù)據(jù)。當(dāng)?shù)?個(gè)FUD上升沿到來時(shí)，開始從起始頻率掃描，同時(shí)送第2個(gè)掃描周期的數(shù)據(jù)；當(dāng)?shù)?個(gè)FUD到來時(shí)，先清除上次的頻率累加寄存器，再按第2次設(shè)置的掃描數(shù)據(jù)掃描。 2.3 調(diào)制波形發(fā)生 雙調(diào)制函數(shù)也使用數(shù)字頻率直接合成，中央處理單元把輸出波形的波形頻率幅度相位等數(shù)據(jù)鎖存至FPGA，F(xiàn)PGA根據(jù)鎖存的數(shù)據(jù)生成波形的數(shù)字幅相信號(hào)，如：正弦、方波、三角、鋸齒、脈沖、噪聲、復(fù)雜脈沖等。另外在生成以上波形的基礎(chǔ)上，還可以對(duì)其進(jìn)行調(diào)幅、調(diào)頻、調(diào)相、脈調(diào)以及波形疊加輸出，實(shí)現(xiàn)復(fù)雜調(diào)制函數(shù)模擬。對(duì)于任意波形、參差脈沖、脈沖抖動(dòng)等非周期信號(hào)也通過波形存儲(chǔ)的方式實(shí)現(xiàn)。如圖1中，調(diào)制函數(shù)直接合成FPGA的外接RAM的大小決定了存儲(chǔ)非周期波形信號(hào)的長(zhǎng)度。 2.4 復(fù)雜信號(hào)模擬發(fā)生 如果要對(duì)載波進(jìn)行頻率相位調(diào)制，調(diào)制波形數(shù)字信號(hào)直接輸入至AD9858控制FPGA，AD9858控制FPGA把調(diào)制信號(hào)數(shù)據(jù)和原載波頻率或相位數(shù)據(jù)進(jìn)行實(shí)時(shí)運(yùn)算，數(shù)據(jù)實(shí)時(shí)送給AD9858，產(chǎn)生調(diào)頻或調(diào)相信號(hào)輸出。如果對(duì)載波進(jìn)行幅度脈沖調(diào)制，則要通過DAC把數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)再輸入至AGC電路，完成幅度脈沖調(diào)制。 3 應(yīng)用脈沖壓縮雷達(dá)信號(hào)模擬實(shí)例 3.1 脈沖壓縮雷達(dá) 現(xiàn)代雷達(dá)中，具有大時(shí)寬帶寬積的脈沖壓縮(PC)體制能夠較好地解決探測(cè)能力與距離測(cè)量精度(分辨力)之間的矛盾，并且具有潛在的抗干擾能力。已經(jīng)得到應(yīng)用的特殊波形有：線性調(diào)頻信號(hào)(LFM)、非線性調(diào)頻信號(hào)(NLFM)、相位編碼信號(hào)(PSK)和頻率編碼信號(hào)(FSK)等，LFM信號(hào)處理簡(jiǎn)單、多普勒特性好。本文著重介紹LFM脈沖壓縮雷達(dá)信號(hào)的模擬。 3.2 線性調(diào)頻脈沖信號(hào)模擬 LFM脈沖信號(hào)如圖2所示，在時(shí)域?qū)B續(xù)波進(jìn)行調(diào)幅和調(diào)頻產(chǎn)生。調(diào)幅信號(hào)如圖3所示，就是LFM脈沖信號(hào)的包絡(luò)波形。調(diào)頻信號(hào)如圖4所示，是包絡(luò)內(nèi)連續(xù)波的線性調(diào)頻。要產(chǎn)生LFM脈沖信號(hào)，一般要生成連續(xù)波信號(hào)，線性調(diào)頻三角波信號(hào)和包絡(luò)信號(hào)，包絡(luò)信號(hào)是寬度為τ的脈沖信號(hào)。本沒計(jì)使用AD9858的線性掃描功能，直接生成線性調(diào)頻的載波信號(hào)。復(fù)包絡(luò)脈沖信號(hào)，使用FPGA直接生成。 脈沖序列表達(dá)式： 式中：rect(x)為矩形函數(shù)；Tr為脈沖重復(fù)周期；N為脈沖的個(gè)數(shù)。 脈沖序列在FPGA中生成的原理如圖5所示。每個(gè)脈沖的周期和脈沖的寬度可控，脈沖的個(gè)數(shù)可控。根據(jù)脈沖序列的要求，在RAM中存人每個(gè)序列的頻率字(周期)、脈沖的寬度以及脈沖的個(gè)數(shù)。在模擬脈沖時(shí)FPGA自動(dòng)從RAM中調(diào)用數(shù)據(jù)至各寄存器，如頻率字寄存器、脈沖寬度寄存器、計(jì)數(shù)初始值寄存器。累加器溢出一次為一個(gè)周期，控制輸出值翻轉(zhuǎn)，并控制RAM地址加1，讀取下個(gè)脈沖的參數(shù)值。脈沖寬度計(jì)數(shù)器溢出輸出值也會(huì)翻轉(zhuǎn)一次，這樣就實(shí)現(xiàn)可編程控制的脈沖輸出。 線性調(diào)頻功能不需要先模擬三角波再進(jìn)行調(diào)頻，而是使用AD9858的內(nèi)部線性掃描功能直接生成調(diào)頻信號(hào)。AD9858內(nèi)部有一個(gè)頻率步進(jìn)字寄存器(DFTW)，一個(gè)頻率步進(jìn)斜坡字寄存器(DFRRW)，DFTW寄存器存儲(chǔ)掃描時(shí)每2個(gè)頻率點(diǎn)的頻率間隔，DFRRW寄存器存儲(chǔ)每個(gè)頻率點(diǎn)駐留的時(shí)間。線性調(diào)頻的起始頻率由FTW寄存器控制，起始頻率fs計(jì)算如式(4)所示： 式中：SYSCLK為AD9858參考時(shí)鐘。 掃描的頻率間隔△f計(jì)算如式(5)所示： 掃描的周期T如式(6)所示： 式中：ff為掃描終止頻率。 AD9858線性調(diào)頻的控制也不能通過中央處理單元直接完成。中央處理單元直接送數(shù)要達(dá)到信號(hào)模擬送數(shù)速度要求，因此在AD9858的控制FPGA中完成AD9858的FTW寄存器、DFTW寄存器、DFRRW寄存器等的送數(shù)，如圖6所示。 圖6中點(diǎn)劃線框內(nèi)為AD9858控制FPGA中的設(shè)計(jì)框圖，中央處理單元把AD9858線性調(diào)頻參數(shù)存入FPGA的寄存器中；圖5中生成的脈沖包絡(luò)信號(hào)按一定的時(shí)序把寄存器中的數(shù)據(jù)處理后送至AD9858中，同時(shí)輸出同步脈沖信號(hào)。至此完成整個(gè)線性調(diào)頻脈沖信號(hào)的模擬。 3.3 實(shí)驗(yàn)結(jié)果 在電路設(shè)計(jì)和調(diào)試完成后，還進(jìn)行了多個(gè)實(shí)際信號(hào)的模擬。下面是脈沖壓縮雷達(dá)信號(hào)的模擬結(jié)果，采用中國電子科技集團(tuán)公司第41研究所的AV4033頻譜分析儀進(jìn)行測(cè)試。測(cè)試前的參數(shù)設(shè)置如圖7所示，測(cè)試結(jié)果如圖8所示。 4 結(jié)論 該設(shè)計(jì)方案主要以數(shù)字方式完成復(fù)雜信號(hào)的模擬，可以編程模擬各種復(fù)雜波形。性價(jià)比高、容易開發(fā)、實(shí)現(xiàn)的成品性能較好。特別是使用分步模擬的方式，提高了電路的柔性，降低了電路硬件要求。已經(jīng)使用在我們研制的某多制式信號(hào)源中，完全滿足設(shè)計(jì)輸入要求。 限于DDS的上限頻率不夠高，本文的輸出中頻最高為350MHz，如果需要模擬更高頻，可以使用上混頻濾波實(shí)現(xiàn)。但隨GaAs(砷化鎵）材料在集成電路中的應(yīng)用，使得DDS上限頻率不夠高的缺陷正在不斷地被克服。 |
