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作為包括這些計(jì)算的示例，一塊雙層板可能用20 mil寬(W)、1盎司(T=1.4)的銅走線，并由10 mil (H) FR-4 (--εr= 4.0)的介電材料分離。結(jié)果，該微帶線的阻抗為50 Ω左右。對(duì)于其他標(biāo)準(zhǔn)阻抗(如75Ω的視頻標(biāo)準(zhǔn)阻抗)，使"W"調(diào)整為8.3 mil左右即可。 微帶線設(shè)計(jì)的一些指導(dǎo)原則 本例涉及到一個(gè)有趣且微妙的要點(diǎn)。參考文獻(xiàn)2討論了與微帶PCB阻抗相關(guān)的有用指導(dǎo)原則。若介電常數(shù)為4.0 (FR-4)，結(jié)果顯示，當(dāng)W/H為2/1時(shí)，阻抗將接近50Ω-(與第一個(gè)示例類(lèi)似，其中，W = 20 mil)。 仔細(xì)的讀者會(huì)發(fā)現(xiàn)，根據(jù)等式3預(yù)測(cè)，Zo應(yīng)為46Ω-左右，與參考文獻(xiàn)2提到的精度(>5%)相吻合。IPC微帶線等式在50Ω-與100 -Ω之間最精確，但當(dāng)阻抗低于或超過(guò)該范圍時(shí)，其精度則大幅下降。 根據(jù)等式5，也可以計(jì)算微帶線的傳播延遲。這是微帶信號(hào)走線的單向通過(guò)時(shí)間。有趣的是，對(duì)于給定的幾何模型，延遲常數(shù)(單位：ns/ft)僅為介電常數(shù)而非走線維度的函數(shù)(見(jiàn)參考文獻(xiàn)6)。請(qǐng)注意，這可以帶來(lái)極大的便利。意味著，當(dāng)給定PCB基板(并給定-εr)時(shí)，各種阻抗線路的傳播延遲常數(shù)是固定不變的。 等式5 該延遲常數(shù)也可以ps/in為單位，這樣更適用于小型PCB。即： 等式6 因此，舉例來(lái)說(shuō)，對(duì)于PCB介電常數(shù)4.0，不難發(fā)現(xiàn)微帶線的延遲常數(shù)約為1.63 ns/ft，合136 ps/in。這兩條額外的準(zhǔn)則對(duì)于設(shè)計(jì)PCB走線中信號(hào)的時(shí)序具有參考意義。 對(duì)稱(chēng)帶狀線PCB傳輸線路 從多種角度來(lái)看，多層PCB是一種更好的PCB設(shè)計(jì)方法。在這種模式下，信號(hào)走線嵌入電源層與接地層之間，如圖3中的橫截面視圖所示。低阻抗交流接地層和嵌入的信號(hào)走線形成一條對(duì)稱(chēng)帶狀線傳輸線路。 從圖中可以看出，高頻信號(hào)走線的電流回路直接位于接地層/電源層上的信號(hào)走線的上方和下方。因此，高頻信號(hào)被完全限制在PCB板內(nèi)部，結(jié)果使放射降至最低，為輸入雜散信號(hào)提供了天然的屏障。 Figure 3: A Symmetric Stripline Transmission Line With Defined Impedance is Formed by a PCB Trace of Appropriate Geometry Embedded Between Equally Spaced Ground and/or Power Planes 該設(shè)計(jì)的特性阻抗同樣取決于幾何圖形以及PCB介電質(zhì)的--εr。該帶狀傳輸線路的ZO可表示為： 等式7 作為包括這些計(jì)算的示例，一塊雙層板可能用20 mil寬(W)、1盎司(T=1.4)的銅走線，并由10 mil (H) FR-4 (--εr= 4.0)的介電材料分離。結(jié)果，該微帶線的阻抗為50 Ω左右。對(duì)于其他標(biāo)準(zhǔn)阻抗(如75Ω的視頻標(biāo)準(zhǔn)阻抗)，使"W"調(diào)整為8.3 mil左右即可。 微帶線設(shè)計(jì)的一些指導(dǎo)原則 本例涉及到一個(gè)有趣且微妙的要點(diǎn)。參考文獻(xiàn)2討論了與微帶PCB阻抗相關(guān)的有用指導(dǎo)原則。若介電常數(shù)為4.0 (FR-4)，結(jié)果顯示，當(dāng)W/H為2/1時(shí)，阻抗將接近50Ω-(與第一個(gè)示例類(lèi)似，其中，W = 20 mil)。 仔細(xì)的讀者會(huì)發(fā)現(xiàn)，根據(jù)等式3預(yù)測(cè)，Zo應(yīng)為46Ω-左右，與參考文獻(xiàn)2提到的精度(>5%)相吻合。IPC微帶線等式在50Ω-與100 -Ω之間最精確，但當(dāng)阻抗低于或超過(guò)該范圍時(shí)，其精度則大幅下降。 根據(jù)等式5，也可以計(jì)算微帶線的傳播延遲。這是微帶信號(hào)走線的單向通過(guò)時(shí)間。有趣的是，對(duì)于給定的幾何模型，延遲常數(shù)(單位：ns/ft)僅為介電常數(shù)而非走線維度的函數(shù)(見(jiàn)參考文獻(xiàn)6)。請(qǐng)注意，這可以帶來(lái)極大的便利。意味著，當(dāng)給定PCB基板(并給定-εr)時(shí)，各種阻抗線路的傳播延遲常數(shù)是固定不變的。 等式5 該延遲常數(shù)也可以ps/in為單位，這樣更適用于小型PCB。即： 等式6 因此，舉例來(lái)說(shuō)，對(duì)于PCB介電常數(shù)4.0，不難發(fā)現(xiàn)微帶線的延遲常數(shù)約為1.63 ns/ft，合136 ps/in。這兩條額外的準(zhǔn)則對(duì)于設(shè)計(jì)PCB走線中信號(hào)的時(shí)序具有參考意義。 對(duì)稱(chēng)帶狀線PCB傳輸線路 從多種角度來(lái)看，多層PCB是一種更好的PCB設(shè)計(jì)方法。在這種模式下，信號(hào)走線嵌入電源層與接地層之間，如圖3中的橫截面視圖所示。低阻抗交流接地層和嵌入的信號(hào)走線形成一條對(duì)稱(chēng)帶狀線傳輸線路。 從圖中可以看出，高頻信號(hào)走線的電流回路直接位于接地層/電源層上的信號(hào)走線的上方和下方。因此，高頻信號(hào)被完全限制在PCB板內(nèi)部，結(jié)果使放射降至最低，為輸入雜散信號(hào)提供了天然的屏障。 Figure 3: A Symmetric Stripline Transmission Line With Defined Impedance is Formed by a PCB Trace of Appropriate Geometry Embedded Between Equally Spaced Ground and/or Power Planes 該設(shè)計(jì)的特性阻抗同樣取決于幾何圖形以及PCB介電質(zhì)的--εr。該帶狀傳輸線路的ZO可表示為： 等式7 這里的所有維度同樣以mil為單位，B為兩個(gè)層的間距。在這種對(duì)稱(chēng)幾何圖形中，需要注意的是，B同樣等于2H + T。參考文獻(xiàn)2指出，參考文獻(xiàn)1中的這個(gè)等式的精度通常在6%左右。 適用于-εr= 4.0的對(duì)稱(chēng)帶狀線的另一條便利準(zhǔn)則是，使B成為W的倍數(shù)，范圍為2至2.2。結(jié)果將得到約50Ω的帶狀線阻抗。當(dāng)然，這條法則是以另一近似法為基礎(chǔ)的，忽略了T。盡管如此，該法則對(duì)于粗略估算還是很有用的。 對(duì)稱(chēng)帶狀線同樣有一個(gè)特性電容，其計(jì)算單位為pF/in，如等式8所示。 等式8 對(duì)稱(chēng)帶狀線的傳播延遲如等式9所示。 等式9 或者以ps為單位： 等式10 當(dāng)PCB介電常數(shù)為4.0時(shí)，可以發(fā)現(xiàn)，對(duì)稱(chēng)帶狀線的延遲常數(shù)幾乎正好為2 ns/ft-，合170 ps/in。 走線嵌入法的利弊 根據(jù)上述討論，在設(shè)計(jì)阻抗既定的PCB走線時(shí)，既可以置于一個(gè)表層之上，也可嵌入兩層之間。當(dāng)然，在這些阻抗因素之外，還有許多其他考慮因素。 嵌入式信號(hào)確實(shí)存在一個(gè)明顯的大問(wèn)題——隱藏電路走線的調(diào)試非常困難，甚至無(wú)法做到。圖4總結(jié)了嵌入式信號(hào)走線的利弊。 圖4：多層PCB設(shè)計(jì)中嵌入與不嵌入信號(hào)走線的利弊 設(shè)計(jì)多層PCB時(shí)也可能不使用嵌入式走線，如最左邊的橫截面視圖所示�？梢詫⑦@種嵌入式設(shè)計(jì)看作一種雙重雙層PCB設(shè)計(jì)(共有四層銅)。頂部的走線與電源層 構(gòu)成微帶，底部的走線則與接地層構(gòu)成微帶。在本例中，兩個(gè)外層的信號(hào)走線可以方便地供測(cè)量和故障排查使用。但這種設(shè)計(jì)并未利用各層的屏蔽作用。 這種非嵌入式設(shè)計(jì)的輻射量較大，更容易受到外部信號(hào)的影響，而右側(cè)的嵌入式設(shè)計(jì)采用了嵌入法，則很好地利用了各層的優(yōu)勢(shì)。就如諸多其他工程設(shè)計(jì)一樣，PCB設(shè)計(jì)中到底采用嵌入法還是非嵌入法是折衷的結(jié)果。這里的折衷則體現(xiàn)在減少輻射與方便測(cè)試之間。 |
