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作者：一博科技SI工程師張吉權(quán) 摘要：從系統(tǒng)角度看，隨著系統(tǒng)信號(hào)速率25Gbps即將到來和未來更高高速率的發(fā)展，SerDes（高速串行）信號(hào)通道上一個(gè)很小阻抗不連續(xù)的問題都會(huì)帶來反射，串?dāng)_，模態(tài)轉(zhuǎn)換和其它一些影響。這些SI（信號(hào)完整性）帶來的問題將會(huì)使得系統(tǒng)出問題的風(fēng)險(xiǎn)大大增加。AC耦合電容以往被視為對(duì)系統(tǒng)影響很小，設(shè)計(jì)比較隨意，但隨著10Gbps以及跟高的信號(hào)速率，不好的AC耦合電容設(shè)計(jì)帶來的問題將不可忽視。 1.引言 SERDES（串行信號(hào)）差分通道上通常都有AC耦合電容。每個(gè)電容本身，電容的扇出引線和電容換層過孔都是一個(gè)阻抗不連續(xù)點(diǎn)。高速串行信號(hào)對(duì)于阻抗一致性提出非常高的要求，如果阻抗匹配不好將會(huì)帶來反射，最后影響整個(gè)通道的IL （插損）, RL（回?fù)p）, Jitter（抖動(dòng)）以及 BER（誤碼率），最終影響整個(gè)通道性能。本文從AC耦合電容pad處理以及扇出走線來分析AC耦合電容的設(shè)計(jì)對(duì)通道SI影響。 2.AC耦合電容位置及容值大小 一般來講AC耦合電容的位置和容值大小都是由信號(hào)的協(xié)議或者芯片供應(yīng)商去提供，對(duì)于不同信號(hào)和不同芯片，其位置和容值大小都是不一樣的。比如PCIE信號(hào)要求AC耦合電容靠近通道的發(fā)送端，SATA信號(hào)要求AC耦合電容靠近連接器處，對(duì)于10GBASE-KR信號(hào)要求AC耦合電容靠近信號(hào)通道的接收端。 
圖2.1 10BASE-KR信號(hào)AC耦合電容規(guī)范
圖2.2 PCIE協(xié)議對(duì)AC耦合電容規(guī)范
圖2.3 Intel Romley平臺(tái)SATA信號(hào)AC耦合電容位置 圖1到圖3例舉了PCIE ,SATA和KR信號(hào)對(duì)AC耦合電容位置和容值大小的要求，都各不相同，設(shè)計(jì)者在設(shè)計(jì)不同的SerDes信號(hào)對(duì)于AC耦合電容需要熟悉各類串行信號(hào)的協(xié)議，理解各信號(hào)協(xié)議對(duì)AC耦合電容的要求，同時(shí)需要理解具體芯片對(duì)AC耦合電容的要求。 3.仿真優(yōu)化 3.1.AC耦合電容pad有完整參考面 仿真層疊采用如圖3.1所示的6層板層疊，表底層和art04層為走線層，GND1,Art03層和GND5都為參考地平面層。電容pad走在表層，參考第二層的GND平面。如果考慮pad阻抗對(duì)pad做優(yōu)化，會(huì)在pad正下方的第二層GND掏空，電容pad將參考第三層的GND平面。
圖3.1 仿真層疊 仿真電容信息如下： 電容尺寸：0402封裝 pad尺寸：square 20mil*20mil 電容容值：100nf
圖3.2 電容pad仿真模型 在仿真時(shí)候，端口兩邊各向外延時(shí)1000mil線長(zhǎng)以方便更好的觀察電容pad阻抗不連續(xù)性。電容pad TDR仿真結(jié)果如下圖3.3所示：
圖3.3 TDR仿真曲線 在上圖中比較平滑的部分為差分線阻抗，中間凹陷下去的地方為電容pad處的阻抗。可以看出差分線的設(shè)計(jì)阻抗為100ohm，電容pad處由于pad的寬度為20mil，大于走線寬度，而阻抗和線寬是成反比的一種關(guān)系，因此pad處阻抗會(huì)變小。從圖3.3看出在此層疊結(jié)構(gòu)下pad處阻抗約為92ohm。
圖3.4 插損回?fù)p曲線 插損和回?fù)p曲線是SerDes信號(hào)很重要的系數(shù)指標(biāo)，插損曲線和回?fù)p曲線可以很好反應(yīng)通道損耗以及阻抗不連續(xù)性。仿真插損曲線和回?fù)p曲線如上圖3.4所示。插損和回?fù)p曲線可以和后續(xù)優(yōu)化后的曲線做一個(gè)簡(jiǎn)單的對(duì)比。 3.2.AC耦合電容pad參考面掏空優(yōu)化 仿真層疊和電容參數(shù)和上面完全一樣。板子的層疊結(jié)構(gòu)以及板材的介電常數(shù)都一定。要增大pad處的阻抗，可以使pad和參考面的距離增大。因此可以把pad正下方的GND2給掏空，電容pad就參考了Art03層的電源平面，這樣阻抗就會(huì)變大。
圖3.5參考面挖空優(yōu)化仿真建模 挖空需要挖多大合適呢？傳統(tǒng)2D阻抗計(jì)算軟件無法準(zhǔn)確計(jì)算出此種情況下的阻抗，采用3D電磁場(chǎng)仿真軟件可以準(zhǔn)確計(jì)算此種情況下的阻抗。對(duì)圖3.5挖空區(qū)域做參數(shù)掃描，加上挖空區(qū)域?yàn)橐宰鴺?biāo)軸為中心的矩形，長(zhǎng)從0到80mil每10mil取一點(diǎn)，寬從0mil到80mil沒10mil取一個(gè)點(diǎn)。這樣一共有64中情況，對(duì)這64種情況進(jìn)行分析的結(jié)果如下圖3.6所示：
圖3.6 TDR掃描結(jié)果 從上圖3.6可以看出，不同挖空形狀對(duì)阻抗的影響還是較大。選擇一個(gè)TDR曲線最平滑的情況，如上圖中綠色曲線，可以看出綠色曲線和差分線的阻抗匹配非常好，都幾乎為100ohm。去查看挖空面積的參數(shù)，長(zhǎng)為50mil，寬為70mil的一個(gè)矩形，也就是挖空的形狀為和電容長(zhǎng)度相等，和兩個(gè)電容并排的寬度稍微寬一點(diǎn)。這樣的設(shè)計(jì)會(huì)讓通道的阻抗一致性最好。 阻抗通道的一致性越好，其反射會(huì)越小，從而帶來了插損和回?fù)p曲線的改善，最終會(huì)使整個(gè)系統(tǒng)工作更穩(wěn)定，下圖3.7和圖3.8分別為通道的插損和回?fù)p曲線的掃描結(jié)果。
圖3.7 插損掃描結(jié)果 插損是對(duì)信號(hào)經(jīng)過通道能傳輸部分一個(gè)考量，對(duì)于PCB串行信號(hào)來講，通常情況下通道插損越小越好，也就是插損曲線越接近0越好。比如對(duì)于高速背板，由于走線長(zhǎng)，經(jīng)過連接器和過孔換層，通道的插損就會(huì)越大，那么通道就越需要做設(shè)計(jì)優(yōu)化以改善通道的插損曲線。 從圖3.7可以看出，在2.5Ghz之前，各種情況下的插損曲線幾乎重合，電容pad不同的設(shè)計(jì)對(duì)通道的插損幾乎沒有影響，這也是為什么以前速率較低情況下，AC耦合電容pad設(shè)計(jì)會(huì)比較隨意。但隨著頻率的升高，電容pad之間的偏差會(huì)越來越大。能夠通過優(yōu)化電容pad改善通道插損的空間越來越大。綠色插損曲線對(duì)應(yīng)TDR曲線最平滑的那條直線，可以看出在0到20Ghz整個(gè)頻段內(nèi)，插損都最接近于0。因此從插損的角度看，這種掏空設(shè)計(jì)也是最優(yōu)的設(shè)計(jì)。
圖3.8 回?fù)p掃描結(jié)果 回?fù)p是對(duì)信號(hào)傳輸時(shí)候遇到阻抗不連續(xù)反射回源端信號(hào)的度量。從能量守恒看反射越多傳輸?shù)浇邮招酒木驮缴�。因此在設(shè)計(jì)的時(shí)候都盡量使回?fù)p曲線遠(yuǎn)離0。從回?fù)p曲線看，不同設(shè)計(jì)差別同樣很大，綠色的曲線同樣對(duì)應(yīng)TDR曲線最平滑的情況。從回?fù)p看，也是此種設(shè)計(jì)較優(yōu)。 3.3.AC耦合電容位置不對(duì)稱 差分信號(hào)在設(shè)計(jì)時(shí)候需要盡量做到對(duì)稱，任何不對(duì)稱的因素都會(huì)使得部分差分信號(hào)轉(zhuǎn)換為共模信號(hào)。對(duì)于共模信號(hào)而言，信號(hào)和參考面的耦合和回流路徑一旦處理不好，都會(huì)成為EMI的潛在威脅。
圖3.9 AC耦合電容不對(duì)稱 通過仿真可以明顯看到不對(duì)稱的電容擺放會(huì)帶來更多的共模信號(hào)，而不對(duì)稱擺放對(duì)插損回?fù)p影響不大。
圖3.10插損和回?fù)p結(jié)果 圖3.10為電容對(duì)稱和不對(duì)稱擺放的一個(gè)對(duì)比結(jié)果，紅色為對(duì)稱擺放，藍(lán)色為不對(duì)稱，可以看到插損曲線幾乎重合，回?fù)p曲線只有很細(xì)微的差別�？偟膩碚f插損和回?fù)p影響都不是很大。
圖3.11 差模轉(zhuǎn)共模 圖3.11為電容對(duì)稱和不對(duì)稱擺放的差模轉(zhuǎn)共模一個(gè)對(duì)比，同樣紅色為對(duì)稱擺放，藍(lán)色為不對(duì)稱，可以看出不對(duì)稱將帶來更多共模信號(hào)，將對(duì)EMI帶來潛在的威脅。 3.4.時(shí)域波形對(duì)比 時(shí)域波形是判斷信號(hào)質(zhì)量好壞最直觀的表現(xiàn)。通過對(duì)AC耦合電容pad優(yōu)化，最終會(huì)體現(xiàn)在時(shí)域波形的改善上。圖3.12和圖3.13是引用DNI的文檔。
圖3.12 DNI關(guān)于電容優(yōu)化
圖3.13 DNI電容優(yōu)化后時(shí)域波形改善 從圖13可以看出，通過對(duì)電容pad優(yōu)化可以對(duì)眼圖以及浴盆曲線都會(huì)有所改善。浴盆曲線直接體現(xiàn)了在相同眼寬的情況下誤碼率更低。更低的誤碼率從而保證了系統(tǒng)工作更加穩(wěn)定。 小結(jié) 本文分析了AC耦合電容的pad優(yōu)化對(duì)阻抗TDR曲線，IL&RL，差模轉(zhuǎn)共模以及時(shí)域眼圖分析可以得出，在更高速度SerDes信號(hào)中，AC耦合電容pad優(yōu)化會(huì)改善通道的性能參數(shù)。在設(shè)計(jì)時(shí)候豐富的工程經(jīng)驗(yàn)加上3D電磁場(chǎng)仿真軟件可以準(zhǔn)確的優(yōu)化AC耦合電容的pad，使電容pad和傳輸線以及過孔阻抗一致性最好，使得設(shè)計(jì)的產(chǎn)品更能滿足設(shè)計(jì)需求。 |
