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作者：Ron Press，明導(dǎo) 對于許多現(xiàn)有的和未來的集成芯片器件來說，一項主要挑戰(zhàn)就是如何為龐大數(shù)量的設(shè)計創(chuàng)建測試圖案。對于有百萬門甚至數(shù)億門的設(shè)計，傳統(tǒng)上等到設(shè)計完成再創(chuàng)建測試圖案的方法是不切實際的，產(chǎn)生所有這些圖案需要龐大的計算能力和相當(dāng)多的時間。分層可測試性設(shè)計通過在區(qū)塊或內(nèi)核上完成了 DFT 插入和圖案生成解決了這個問題。這大大減少了圖案生成時間和所需的計算資源。它還能讓你在設(shè)計過程中提前完成大部分 DFT 和圖案生成，從而大幅提高可預(yù)測性并降低風(fēng)險。本文將介紹分層 DFT 流程的：插入掃描包裝器 (Wrapper)、為內(nèi)核生成灰盒圖像，將內(nèi)核級圖案重定向到集成芯片頂層的簡單映射步驟。 傳統(tǒng)的全芯片 ATPG 正日漸衰退 在集成芯片設(shè)計在尺寸和性能上不斷改進(jìn)的同時，ATPG（自動測試圖案生成）工具在與之并進(jìn)上有著不俗的表現(xiàn)。伴隨著工藝節(jié)點的逐代往前發(fā)展，新的制造工藝缺陷也不斷迸發(fā)出來，相應(yīng)的用于檢測新缺陷的新故障模型和測試圖案類型也隨之被開發(fā)。測試機(jī)臺上為了達(dá)到 必須數(shù)量的測試圖案所需要的測試周期數(shù)一度變得不太現(xiàn)實，于是有了嵌入式壓縮技術(shù)來解決這個問題。這種方法事效率有了百倍的提高，也讓 ATPG 得以跟得上現(xiàn)代設(shè)計的步伐。此外，分布式多進(jìn)程和多線程的多重處理 ATPG 使得ATPG 的運行時間能夠得到很好的控制。然而，由于許多設(shè)計已經(jīng)變得如此龐大而復(fù)雜，即便 ATPG 解決了眾多難題，但是等到集成芯片設(shè)計完成后再創(chuàng)建測試圖案傳統(tǒng)方法還是存在諸多挑戰(zhàn)。 整個設(shè)計完成后，對于創(chuàng)建測試圖案和測試芯片這個整體，還可能存在幾個更重要的問題：
除上述問題之外，有時把大部分的測試資源集中在某一區(qū)塊或內(nèi)核上才更有意義。這是因為兩個區(qū)塊所需的測試圖案類型和時鐘可能完全不同，不能同時測試。讓我們來看一個簡單的例子，在一塊芯片中對內(nèi)核1例化了兩次，對內(nèi)核2例化了一次。下面的幾種情況可能會使同時測試內(nèi)核1和內(nèi)核2變得效率低下，甚至可能是無效的，例如：
為什么即插即用是合理的？ 即插即用的總體思路在現(xiàn)代社會日益流行。這種方法使用起來非常方便，只需插入即可。隨著供應(yīng)商和客戶變得更加分散和多元化，各類企業(yè)都希望在這種狀況下保持競爭力，那么它就成為了一種必然選擇�，F(xiàn)如今，如果沒有供眾多外部供應(yīng)商提供應(yīng)用軟件的即插即用接口，那么任何手機(jī)都是沒有競爭力的。 對于集成芯片測試目前面臨的一些挑戰(zhàn)來說，即插即用讓整合變得簡單同樣也非常重要。甚至集成電路測試基礎(chǔ)架構(gòu)也已經(jīng)開始更多地采用IJTAG [IEEE P1687]來實現(xiàn)即插即用。針對內(nèi)核和測試圖案的 DFT 同樣可以被視為即插即用型設(shè)計。 這種方法帶來的一個重要好處就是，在設(shè)計過程中你可以在內(nèi)核層面提前完成所有工作。這降低了許多類型的風(fēng)險，因為任何問題都可以提前解決，讓最終芯片測試架構(gòu)和結(jié)果變得更可預(yù)見。在內(nèi)核層面做更多的測試工作還能讓各單獨的開發(fā)團(tuán)隊獨立工作，然后向做芯片集成工作的同事交付標(biāo)準(zhǔn)的 DFT 操作和測試圖案等數(shù)據(jù)。此外，一旦設(shè)計和圖案數(shù)據(jù)完成，同樣的數(shù)據(jù)可以被重新用于任何使用該內(nèi)核的芯片設(shè)計。 即插即用方法同樣非常靈活。如果設(shè)計出現(xiàn)問題，需要進(jìn)行工程更改（ECO），那么只需要對進(jìn)行ECO的內(nèi)核重新生成測試圖案。 使用包裝器鏈打造獨立內(nèi)核 分層和內(nèi)核的即插即用方法的基本要求之一是，確保每個內(nèi)核可以獨立進(jìn)行測試。關(guān)鍵是要使得對內(nèi)核的控制和觀測的訪問如訪問內(nèi)核的輸入輸出端口般方便。我們利用包裝器鏈這一特殊掃描鏈來實現(xiàn)這種訪問。 DFT 工具可以從內(nèi)核IO開始，并橫穿內(nèi)核邏輯直到找到第一個寄存器，然后將其包括在包裝器鏈中。這些單元由于同時執(zhí)行功能性任務(wù)和測試任務(wù)，因而被稱為共享包裝器單元。許多設(shè)計包含寄存器IO，這樣進(jìn)出內(nèi)核的信號的時序能得到很好地確定。這使包裝器插入變得非常簡單。但是，IO和觸發(fā)器之間有太多的組合邏輯是很常見的。因此，在插入包裝器鏈前， DFT 工具讓用戶看到每個IO和觸發(fā)器之間有邏輯規(guī)模的評估。又或者，用戶可以設(shè)置一個閾值，在未超過該閾值情況下可以使用現(xiàn)有的功能觸發(fā)器，反之則將自動添加一個新的專用包裝器單元。高效的工具可以確定盡可能多的共享包裝器單元，而把添加專用包裝器單元作為最終手段。這可以節(jié)省大量的硅片面積并減少對功能時序的影響。 包裝器鏈會自動與內(nèi)核內(nèi)部掃描鏈進(jìn)行平衡，使之能夠有效地用于嵌入式壓縮。包裝器鏈?zhǔn)褂锚毩⒌膾呙枋鼓?(scan_enable) 信號，所以無論有無外部鏈接都能支持內(nèi)核的高速測試。它們使得包裝器能用于芯片頂層各個內(nèi)核間的互連測試。 包裝器鏈不僅使內(nèi)核變得獨立，同時還支持頂層IC建模和規(guī)則檢查。一旦包裝器鏈被插入， DFT 工具程序可以分析任何內(nèi)核，并找出IO和包裝器鏈之間存在什么樣的邏輯。利用該邏輯，內(nèi)核的部分圖像被寫出，我們稱之為灰盒（圖1）�；液斜挥脕眚炞C內(nèi)核在頂層的連接是否正確（設(shè)計規(guī)則檢查），同時也被用來創(chuàng)建各種內(nèi)核之間的簡單互連測試。因為灰盒僅使用少量的內(nèi)核邏輯，設(shè)計圖像通常比完整的內(nèi)核設(shè)計小一個數(shù)量級。因此，也不再需要把全部的內(nèi)核網(wǎng)表包含到IC設(shè)計中。 
圖1：當(dāng)掃描鏈插入內(nèi)核，包裝器鏈的結(jié)構(gòu)允許將內(nèi)核隔離為一個完整的包裝器內(nèi)核，如左圖所示。右圖顯示了一個灰盒模型，其中頂層測試只需要內(nèi)核IO和包裝器鏈之間的邏輯。 片上時鐘控制器 (OCC) 有時在內(nèi)核內(nèi)，有時置于 IC 頂層。分層 DFT 支持支持以上兩種方法。但是，如果 OCC 位于內(nèi)核內(nèi)部，那么內(nèi)核本身就更加獨立。否則，共享同一個 OCC的內(nèi)核彼此依賴，使得多核同時測試受限。 灰盒生成具有額外的靈活性，用戶可以根據(jù)需求定義歸入（或排除出）灰盒的任何 DFT 邏輯或其他邏輯。 內(nèi)核層面的模式生成 一旦包裝器鏈、內(nèi)部掃描鏈和嵌入式壓縮被插入一個內(nèi)核，那么它隨時可進(jìn)行ATPG。如前所述，分層 DFT 的優(yōu)點是，內(nèi)核 DFT 和 ATPG 的進(jìn)行能夠完全獨立于其他內(nèi)核（圖2）。即便 IO 值未知，包裝器鏈也能使 ATPG 實現(xiàn)高覆蓋率。 ATPG 工具只需要得到測試圖形將重定向的指示，這樣未知值就可以通過IO賦值，同時恰當(dāng)?shù)臄?shù)據(jù)被存出來，這些恰當(dāng)?shù)臄?shù)據(jù)包括需要在IC頂層驗證的任何時鐘或被約束引腳。
圖2：利用分層測試方法，所有區(qū)塊的 ATPG 工作可以在各內(nèi)核上獨立完成。 如果一個內(nèi)核在設(shè)計中被數(shù)次使用，那么該內(nèi)核的 ATPG 只需要完成一次。重定向步驟可以將該測試圖案數(shù)據(jù)并行應(yīng)用于所有 區(qū)塊。使用這種方法，只要內(nèi)核設(shè)計完成，內(nèi)核級 DFT 邏輯和測試圖案驗證即可完成。 將內(nèi)核測試圖案重定向并整合到頂層 分層 DFT 方法可以便捷地實現(xiàn)頂層 IC 的測試圖案整合。第一步是執(zhí)行一些基本的 DFT 設(shè)計規(guī)則檢查（DRC）。完成這一步只需要有頂層網(wǎng)表和所有內(nèi)核的灰盒模型（圖3）。分層 DFT 方法常常使用IC 層測試訪問機(jī)制（TAM），將芯片的IO定向到需要測試的特殊區(qū)塊或區(qū)塊組。它既可以簡單到只需要幾個多路復(fù)用器，也可以復(fù)雜得多。復(fù)用的內(nèi)核通常有并聯(lián)廣播到所有內(nèi)核的輸入信道，這樣從一套輸入信道就得到同樣的測試。我們比較建議將TAM建立在 IJTAG 的基礎(chǔ)上，因為IJTAG是一個非常廣泛而靈活的標(biāo)準(zhǔn)，也最適用于即插即用。
圖3：模式重定向需要獨立生成的內(nèi)核測試圖案，并對其進(jìn)行重新定向，使之可以從IC層執(zhí)行。這張圖顯示了被重定向并整合的三個內(nèi)核測試圖案，使其并行執(zhí)行。對于一個典型的 IC來講，會有一些區(qū)塊的測試圖案被整合，而另一部分區(qū)塊需要被放到另一階段進(jìn)行測試。 具有TAM和內(nèi)核灰盒的設(shè)計圖要比完整的網(wǎng)表小得多，但它已經(jīng)能夠提供足夠多的與內(nèi)核 IO 和 DFT 邏輯相關(guān)的信息，可以進(jìn)行完整的設(shè)計規(guī)則檢查。一旦完成設(shè)計規(guī)則檢查，內(nèi)核測試圖案可以自動重新定向，使之得以在IC層執(zhí)行。盡管內(nèi)核層測試圖案是獨立生成的，測試圖案重定向可以整合并應(yīng)用它們，只要 TAM 允許對區(qū)塊進(jìn)行并行訪問，它們就可以并行執(zhí)行，。 分層方法的最后一步是生成測試各內(nèi)核之間互連的IC層測試圖案�；液心Ｐ驮谶@里被應(yīng)用。它是設(shè)計后期的 ATPG 步驟，因為所有內(nèi)核設(shè)計和 TAM 首先必須在此之前完成。然而，它是一個很簡單的電路，ATPG 應(yīng)該是快速而簡單的。 下一步是什么？ 分層 DFT的掃描和包裝器插入、灰盒生成和測試圖案重定向等基本特性為許多設(shè)計提供了一個顯著優(yōu)勢。但是選擇哪些模塊并行測試，哪些串行測試，使測試效率得到優(yōu)化還需要很多做很多工作。有效的頂層規(guī)劃要求一些內(nèi)核測試圖案信息必須是有效的。與幫助確定最佳壓縮配置的壓縮分析的功能類似，頂層 TAM 規(guī)劃在內(nèi)核設(shè)計可用時更為高效。針對這個問題正在開發(fā)的方法之一是將IC信道帶寬動態(tài)分配給各個內(nèi)核。這樣的話，在設(shè)計TAM前就不需要知道內(nèi)核測試圖案的性質(zhì)。此外，動態(tài)分配掃描信道將減少整個測試圖案集的大小。 總而言之，分層DFT方法正在被許多設(shè)計所采用。因為 ATPG 只在內(nèi)核級進(jìn)行，它顯著加快了 ATPG 的速度，降低了工作站的規(guī)模。這對于數(shù)億門或以上的超大規(guī)模設(shè)計來說至關(guān)重要。分層 DFT 的另一大優(yōu)點是它很大程度上改進(jìn)了工序，帶來了即插即用的便利。因此，只要內(nèi)核設(shè)計完成，那么更多的 DFT 和 ATPG 工作可以在設(shè)計周期的更早階段進(jìn)行，這些都有利于降低風(fēng)險、提高可預(yù)見性、以及后期的 ECO。 作者簡介 Ron Press 是明導(dǎo)硅測試解決方案產(chǎn)品的的技術(shù)營銷經(jīng)理。他在測試和 DFT（可測性設(shè)計）行業(yè)有著25年的經(jīng)驗，曾多次出席全球各地的DFT和測試研討會。他出版了數(shù)十篇與測試相關(guān)的論文，是國際測試會議 (ITC) 指導(dǎo)委員會的成員，IEEE 計算機(jī)學(xué)會 (IEEE Computer Society) 的 Golden Core 成員，IEEE 的高級會員。Ron擁有多項減少引腳數(shù)測試和無干擾時鐘切換的專利。 |
