最近剛開始搞這個。。。。
連點頭緒都沒啊。。。

謝謝~~~~~~~~~~~~~~~~~~~~~~~~~~~~~`

一個帖子都是我在自問自答

已解決，是我自己對verilog的語法理解不透側。
always                                                                  
begin
#5 clk=!clk;
#10 Rsetn=1;                                             
end
begin-end是串行塊，順序執(zhí)行了5+10=15個周期以后clk的值才會更新，所以才會有300ns的clk周期出現。用fork-jion并行塊就沒問題了。

自己頂下，期望高手回答！