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標(biāo)題: 三段式狀態(tài)機(jī) 求助 [打印本頁(yè)]

作者: 109010118 時(shí)間: 2012-7-26 23:12
標(biāo)題: 三段式狀態(tài)機(jī) 求助
在用verilog寫(xiě)三段式代碼時(shí)，其中一個(gè)組合邏輯短路用來(lái)控制狀態(tài)機(jī)的輸出。每個(gè)狀態(tài)都要對(duì)輸出信號(hào)賦值，是為了防止生成鎖存器。如果我已經(jīng)在每個(gè)狀態(tài)中，都把輸出信號(hào)賦值了，那這些信號(hào)是不是對(duì)應(yīng)的生成寄存器了？還是什么？
always @（*）
begin
。。。
end

在always塊內(nèi)賦值的變量是reg型的，不一定都是寄存器嗎？

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