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標(biāo)題: 如何使用50MHZ FPGA本身的時鐘產(chǎn)生一個 3MHZ 的分時鐘 [打印本頁]

作者: csba5201989 時間: 2011-1-28 15:46
標(biāo)題: 如何使用50MHZ FPGA本身的時鐘產(chǎn)生一個 3MHZ 的分時鐘
主要問題如題，但是更加詳細(xì)的是這樣的：
1、首先我是有一個CPLD—50MHZ，想產(chǎn)生一個3MHZ的分頻，當(dāng)然是精確的，不然就會和其他時鐘產(chǎn)生偏移，如何產(chǎn)生？
2、我看網(wǎng)上說PLL可以實(shí)現(xiàn)，如何實(shí)現(xiàn)呢？我用quartus的wizard時出現(xiàn)了這樣: can not implement the requested PLL
cause: requested mult/div factors cannot achievable
3、當(dāng)我改變PLL 中間inclk0的信號為10MHZ的時候他就會出現(xiàn) cause ： VCO or PFD 溢出的情況，當(dāng)然換了一個信號的FPGA就好了。
所以在這里向請問一下，只用CPLD 可以實(shí)現(xiàn)否？如果可以請?jiān)敿?xì)介紹（本人比較愚鈍）

作者: csba5201989 時間: 2011-1-28 17:14
在線等��！

作者: sherwin 時間: 2011-1-28 22:39
PLL當(dāng)然是最準(zhǔn)確可靠的辦法，但是要外接壓控振蕩源，那玩意不太好做的。

有一個思路：采用計(jì)數(shù)器進(jìn)行乘除運(yùn)算。大致的作法是：
1、先用一個10進(jìn)制的計(jì)數(shù)器，逢10進(jìn)1，就相當(dāng)于除以10，可以得到5MHz的脈沖；舉例來說，你可以在CPLD里面直接調(diào)用一個74LS145就成了。
2、再用一個5進(jìn)制計(jì)數(shù)器，就相當(dāng)于除以5，得到1MHz�；蛘咧苯泳驮O(shè)計(jì)一個1/50的計(jì)數(shù)器，更簡單一點(diǎn)。
3、然后反向操作，乘上3。具體要用哪種計(jì)數(shù)器或者觸發(fā)器，我一下子也想不起來了，太久沒玩數(shù)字電路了，呵呵。

樓主你自己慢慢琢磨吧。

作者: warmonkey 時間: 2011-1-30 19:05
沒有PLL或者是外置電路是做不到的。
可以輸出1MHz方波，然后用RC濾波器把3MHz的成分濾出來再放大。
如果是用FPGA，直接用PLL單元可能不行，需要倍頻到150MHz或75MHZ然后用一個計(jì)數(shù)器分頻

作者: nolie 時間: 2011-1-31 09:11
RE。純用邏輯可以實(shí)現(xiàn)任意整數(shù)比分頻，但是倍頻不行，必須有PLL。

作者: gavin_8724 時間: 2011-4-1 16:34
路過學(xué)習(xí)當(dāng)中

作者: fymbl 時間: 2011-4-14 00:07
飄過。。。。。

作者: anetdisk 時間: 2011-4-17 12:56
學(xué)習(xí)了

作者: xujianwu 時間: 2011-4-21 21:56
用PLL倍上去，在自己編個分頻小程序；不行找個倍頻芯片

作者: helpmate 時間: 2011-5-3 19:41
直接調(diào)用PLL的CORE就能實(shí)現(xiàn)了啊

作者: penpen 時間: 2011-10-13 20:22
你可以調(diào)用在Quartus 里面的PLL鎖相環(huán)的倍頻功能，先進(jìn)行倍頻，然后在進(jìn)行整數(shù)分頻也好，小數(shù)分頻也行，都可以實(shí)現(xiàn)分頻到你想要的那個頻率，當(dāng)然Quartus 里面的PLL輸入時鐘是要有一定要求的，好像是輸入時鐘要大于一定的值在可以進(jìn)行倍頻

作者: 月落無痕 時間: 2011-10-14 19:09
路過，學(xué)習(xí)一下...

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