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標題: 基于Verilog FPGA 流水燈設(shè)計_流水燈源碼_明德?lián)P資料 [打印本頁]

作者: mdykj33 時間: 2017-8-2 16:55
標題: 基于Verilog FPGA 流水燈設(shè)計_流水燈源碼_明德?lián)P資料

工程說明

在本案例中，使用常用的verilog語言完成該程序，設(shè)計并控制8個燈的花式或循環(huán)點亮；即上電后，實現(xiàn)左移和右移交替的流水燈。

案例補充說明

在FPGA電路設(shè)計中，盡管流水燈的設(shè)計屬于比較簡單的入門級應(yīng)用，但是其運用到的方法，是FPGA設(shè)計中最核心和最常用部分之一，是FPGA設(shè)計必須牢固掌握的基礎(chǔ)知識。從這一步開始，形成良好的設(shè)計習(xí)慣，寫出整潔簡潔的代碼，對于FPGA設(shè)計師來說至關(guān)重要。

代碼文檔說明

至簡設(shè)計法--流水燈.rar (98.54 KB)

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