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標(biāo)題: FPGA的多CLock設(shè)計(jì) [打印本頁]

作者: demo_fpga 時(shí)間: 2010-10-5 13:18
標(biāo)題: FPGA的多CLock設(shè)計(jì)
HI

那位有這方面的經(jīng)驗(yàn)？

謝謝

作者: chifengyun 時(shí)間: 2010-10-6 13:58
可以先看看相關(guān)芯片的文檔

作者: sagetom 時(shí)間: 2010-10-25 15:22
說白了，就是通過主晶振能后分頻即可。

作者: rfxie 時(shí)間: 2010-10-29 16:16
最好使用全局時(shí)鐘

作者: onekiss715 時(shí)間: 2010-11-3 15:13
shi zhong shi neng or use fpga nei de pll(dll)

作者: jc443 時(shí)間: 2010-11-6 07:27
分別對(duì)clk下constraint, 就可以了

作者: zzm天龍 時(shí)間: 2010-11-7 12:28
學(xué)習(xí)

作者: mahanyu101 時(shí)間: 2010-11-7 22:30
FPGA內(nèi)部Pll

作者: higoogle 時(shí)間: 2010-11-21 13:15
使用全局時(shí)鐘網(wǎng)絡(luò) 配合PLL使用

作者: penpen 時(shí)間: 2011-10-13 20:23
學(xué)習(xí)��！

作者: lelee007 時(shí)間: 2011-10-14 14:55
最好用PLL或者DCM產(chǎn)生分頻時(shí)鐘，不要用寄存器產(chǎn)生時(shí)鐘

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