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標(biāo)題: FPGA的憂郁 [打印本頁]

作者: huangmingjun 時間: 2010-8-22 10:34
標(biāo)題: FPGA的憂郁
請問學(xué)FPGA現(xiàn)在社會上到底是需要verilog HDL 還是 VHDL 流行啊，哪個好�。�？？迷茫。。。

作者: xyj 時間: 2010-8-22 20:26
我也在為這個糾結(jié)呢。？？

都學(xué)點吧。。

作者: liuxugang 時間: 2010-8-23 00:12
先學(xué)一種語言，然后如果有必要的話學(xué)第二種，當(dāng)你已經(jīng)掌握了一種語言后，再學(xué)另一種非常容易！

作者: hongsayang 時間: 2010-8-24 20:17
verilog

作者: AmoiBB 時間: 2010-8-25 17:29
先學(xué)VHDL吧，再學(xué)Verilog就簡單很多了

作者: shxianbo 時間: 2010-8-31 23:18
先學(xué)VHDL吧，它是高級語言。verilog是低級語言。

作者: lgglove163 時間: 2010-9-11 17:43
verilog

作者: lgglove163 時間: 2010-9-11 17:44
個人感覺VHDL不如Verilog用的爽

作者: navilist 時間: 2010-9-14 20:03
呵呵，我覺得樓上說的有道理，慢慢來

作者: nolie 時間: 2010-9-14 20:21
先學(xué)一個，然后再根據(jù)情況去學(xué)另一個。不矛盾。
我們以前一直用Verilog，但這兩年做一個大項目，有個IP源碼是VHDL的，就開始用VHDL，而用到先前的verilog模塊，一樣混著用。
學(xué)FPGA，關(guān)鍵不在語言。
當(dāng)然，要說哪個流行，還是Verilog吧，因為做IC的用Verilog多，而很多做IC的現(xiàn)在在做FPGA，而他們寫的IP自然也都用Verilog。
建議，先學(xué)Verilog，再熟悉VHDL。根據(jù)項目需要選擇。但是，F(xiàn)PGA的關(guān)鍵不在語言。

作者: wall_e 時間: 2010-9-14 21:33
我正在學(xué)習(xí)Verilog 聽說這個很像c語言有c語言的基礎(chǔ)的話很容易學(xué)會的了

作者: kljun007 時間: 2010-9-16 20:18
先易后難吧，一步一步來。

作者: qiushulin 時間: 2010-9-18 18:13
一般是用Verilog的人比較多適合仿真尤其在做大型項目的時候

作者: yuanhu696 時間: 2010-9-29 00:01
同意學(xué)FPGA不在乎語言的說法，但是建議直接學(xué)Verilog好些

作者: lixifi 時間: 2010-10-9 19:19
語言只是工具，沒有優(yōu)劣之分，主要看使用的人，是否理解他所寫的，跟他要實現(xiàn)的是否一致。

作者: 人海過客 時間: 2010-10-10 09:38
都可以，VERILOG更好學(xué)一點，更容易理解

作者: sagetom 時間: 2010-10-25 15:23
其實你懂一門，另外一個只是語法上的區(qū)別，很容易相同的，不需要為此而糾結(jié)。

作者: higoogle 時間: 2010-11-21 19:51
Verilog

作者: bhnn 時間: 2010-11-23 17:42
慢慢來

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