色偷偷偷久久伊人大杳蕉,色爽交视频免费观看,欧美扒开腿做爽爽爽a片,欧美孕交alscan巨交xxx,日日碰狠狠躁久久躁蜜桃

電子工程網(wǎng)

標題: xilinx spartan-6 FPGA輸入延時 [打印本頁]

作者: ly-hust 時間: 2013-2-21 19:48
標題: xilinx spartan-6 FPGA輸入延時
小弟使用xilinx spartan-6系列的FPGA芯片實現(xiàn)輸入信號的延時，調用IODELAY2時出現(xiàn)布線問題，代碼如下，望大神指點一二！！

module delay(rst,datain,dataout);
input datain,rst;
output dataout;
wire dataout;
   IODELAY2 #(
      .COUNTER_WRAPAROUND("STAY_AT_LIMIT"),
      .DATA_RATE("SDR"),
      .DELAY_SRC("IO"),
      .IDELAY2_VALUE(0),
      .IDELAY_MODE("NORMAL"),
      .IDELAY_TYPE("FIXED"),
      .IDELAY_VALUE(200),
      .ODELAY_VALUE(0),
      .SERDES_MODE("NONE"),
      .SIM_TAPDELAY_VALUE(75)
      )
   IODELAY2_U1_inst(
      .BUSY(),
      .DATAOUT(dataout),
      .DATAOUT2(),
      .DOUT(),
      .TOUT(),
      .CAL(1'b0),
      .CE(1'b0),
      .CLK(),
      .IDATAIN(datain),
      .INC(1'b0),
      .IOCLK0(),
      .IOCLK1(),
      .ODATAIN(),
      .RST(rst),
      .T(1'b1)
   );

endmodule

作者: camp 時間: 2013-6-22 17:28
我也來湊個熱鬧，想學學IODELAY2這個東東。。

作者: yanhao_xj 時間: 2013-7-9 13:04
等待回答！

學學。

歡迎光臨電子工程網(wǎng) (http://m.54549.cn/)