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VHDL基本模型結(jié)構(gòu)

已有 1771 次閱讀2013-4-29 10:41 |個人分類:初學(xué)VHDL| VHDL

設(shè)計實(shí)體
entity or_gate is 
port(a:in bit ;
  b:in bit;
c:out bit;);
end or_gate;
architecture behave of or_gate is 
begin
c<=a or b;
end behave;
實(shí)體說明 entity <實(shí)體名》 is

end 實(shí)體名;
類屬說明::generic();
entity or_gate is 
generic (delay :time:=1 ns);
prot(a:in bit;
b:in bit;
c:out bit);
end or_gate ;
architecture behave of or_gate is 
begin
c<=a  or b after (delay);
end behave;

結(jié)構(gòu)體部分:architecture ....of ....is
begin
end ....
在結(jié)構(gòu)體書寫結(jié)構(gòu)中,結(jié)構(gòu)體說明語句位于architecture和begin 之間,用于對結(jié)構(gòu)內(nèi)部所使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)等進(jìn)行定義。

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